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May 2003s
HIGH SPEED:
t PD =6ns (TYP .)at V CC =6V s
LOW POWER DISSIPATION:I CC =1μA(MAX.)at T A =25°C s
HIGH NOISE IMMUNITY:
V NIH =V NIL =28%V CC (MIN.)
s
WIDE OPERATING VOLTAGE RANGE:V CC (OPR)=2V to 6V
s
PIN AND FUNCTION COMPATIBLE WITH 74SERIES 07
DESCRIPTION
The M74HC07is an high speed CMOS HEX OPEN DRAIN BUFFER fabricated with silicon gate C 2MOS technology.
The internal circuit is composed of 2stages including buffer output,which enables high noise immunity and stable output.
All inputs are equipped with protection circuits against static discharge and transient excess voltage.
M74HC07
HEX BUFFER (OPEN
DRAIN)
PIN CONNECTION AND IEC LOGIC SYMBOLS
ORDER CODES
PACKAGE TUBE T &R DIP M74HC07B1R SOP M74HC07M1R
M74HC07RM13TR TSSOP
M74HC07TTR
查询74HC07供应商
M74HC07
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INPUT AND OUTPUT EQUIVALENT CIRCUIT
PIN DESCRIPTION
TRUTH TABLE
Z :High Impedance
ABSOLUTE MAXIMUM RATINGS
Absolute Maximum Ratings are those values beyond which damage to the device may occur.Functional operation under these conditions is
not implied
(*)500mW at 65°C;derate to 300mW by 10mW/°C from 65°C to 85°C
RECOMMENDED OPERATING CONDITIONS
PIN No SYMBOL NAME AND FUNCTION 1,3,5,9,11,
13
1A to 6A Data Inputs 2,4,6,8,10,
121Y to 6Y Data Outputs 7
GND Ground (0V)
14
V CC
Positive Supply Voltage
A Y L L H
Z
Symbol Parameter
Value Unit V CC Supply Voltage -0.5to +7V V I DC Input Voltage -0.5to V CC +0.5V V O DC Output Voltage -0.5to V CC +0.5
V I IK DC Input Diode Current ±20mA I OK DC Output Diode Current ±20mA I O
DC Output Current
±25mA I CC or I GND DC V CC or Ground Current
±50mA P D
Power Dissipation 500(*)mW T stg Storage Temperature -65to +150
°C T L
Lead Temperature (10sec)
300
°C
Symbol Parameter
Value Unit V CC Supply Voltage 2to 6V V I Input Voltage 0to V CC V V O Output Voltage 0to V CC V T op Operating Temperature -55to 125°C t r ,t f
Input Rise and Fall Time
V CC =2.0V 0to 1000ns V CC =4.5V 0to 500ns V CC =6.0V
0to 400
ns
M74HC07
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DC SPECIFICATIONS
AC ELECTRICAL CHARACTERISTICS (C L =50pF,Input t r =t f =6ns)
Symbol
Parameter
Test Condition
Value Unit
V CC (V)T A =25°C -40to 85°C -55to 125°C Min.Typ.
Max.
Min.Max.
Min.Max.
V IH
High Level Input Voltage 2.0 1.5 1.5 1.5V 4.5 3.15 3.15 3.156.0 4.2
4.2
4.2
V IL
Low Level Input Voltage
2.00.50.50.5V
4.5 1.35 1.35 1.356.0 1.8
1.8 1.8V OL
Low Level Output Voltage
2.0I O =20μA 0.00.10.10.1V
4.5I O =20μA 0.00.10.10.16.0I O =20μA 0.00.10.10.14.5I O =4.0mA 0.170.260.330.406.0
I O =5.2mA 0.18
0.260.330.40I I Input Leakage Current
6.0V I =V CC or GND ±0.1±1±1μA I OZ Output Leakage Current
6.0V I =V IH or V IL V O =V CC or GND ±0.5±5±10μA I CC
Quiescent Supply Current
6.0
V I =V CC or GND
1
1020
μA Symbol
Parameter
Test Condition
Value Unit
V CC (V)T A =25°C -40to 85°C -55to 125°C Min.
Typ.Max.Min.
Max.Min.
Max.t THL
Output Transition Time
2.0307595110ns 4.581519226.07131619t PLZ
Propagation Delay Time
2.0R L =1K ?
1090115135ns
4.571823276.06152023t PZL
Propagation Delay Time
2.0R L =1K ?
1790115135ns
4.571823276.0
5
15
20
23
M74HC07
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CAPACITIVE CHARACTERISTICS
1)C PD is defined as the value of the IC’s internal equivalent capacitance which is calculated from the operating current consumption without load.(Refer to Test Circuit).Average operating current can be obtained by the following equation.
I CC(opr)=C PD x V CC x f IN +I CC /6(per gate)
TEST CIRCUIT
L R T =Z OUT of pulse generator (typically 50?)
WAVEFORM :
PROPAGATION DELAY TIME (f=1MHz;50%duty cycle)
Symbol
Parameter
Test Condition
Value Unit
V CC (V)T A =25°C -40to 85°C -55to 125°C Min.
Typ.Max.Min.
Max.Min.
Max.C IN Input Capacitance 5.0510
10
10
pF C OUT Output
Capacitance
5.03pF C PD
Power Dissipation Capacitance (note 1)
5.0
4
pF
M74HC07
Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject to change without notice. This publication supersedes and replaces all information previously supplied. STMicroelectronics products are not authorized for use as critical components in life support devices or systems without express written approval of STMicroelectronics.
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三态门实验报告 实验目的： 1,测试三态门静态逻辑功能； 2.测试三态门动态逻辑功能； 3.测试三态门信号传输延迟时间； 4.测试三态门电压传输特性曲线。 实验器材： 74LS125 实验箱万用表信号发生器、示波器。 实验内容： （1）.测试三态门静态逻辑功能。 实验步骤： 1.连线。7接地，14接5V的电压，1、2接电平按键。 2.用万用表测试2的电压、3的电压。改变1的开关，重复测量步骤。 3.记录数据，整理分析。 （2）测试三态门动态逻辑功能。 1. ch1测量三态门的2的输入波形，ch2三态门的3的输出波形，2 接入cp。其他的保持不变。 2. 调试，直至出现正确合适的波形为止。保存波形。 （3）测试三态门信号传输延迟时间； 1.将2接入的是5KHz的脉冲，其他的保持不变。 调节出现正确的波形。2.保存波形，记录脉冲上升沿的延迟时间和脉冲下降沿的延迟时间。
3.记录数据，整理分析。 （4）测试三态门电压传输特性。 1. 2接入的是信号发生器的三角波，其他的保持不变。实验结果显示： （1）测试三态门的静态逻辑功能。、 （2）测试三态门的动态逻辑功能 En=0时的波形如下： En=1时的波形：
（3）测量三态门的信号传输 信号上升沿的传输延迟曲线如下： 信号下降沿传输特性曲线： （4）三态门电压传输特性曲线：
实验数据记录及其分析： （1）测试三态门静态逻辑功能； 数据分析结论：三态门的静态逻辑功能如下： （2）测试三态门的动态逻辑功能
数据分析：三态门在使能en=0时逻辑功能正常，在en=1时处于高阻态。 （3）测试信号传输的延迟时间 (4)测试三态门电压传输曲线 实验总结： 实验中起初自己准备的资料未能很好的利用，对实验原理和实验结果的认识及其分析不够到位。 实验评价： 此次实验不太顺利。
三态缓冲器 74系列芯片的型号区别与功能略表 74系列集成电路大致可分为6大类： .74××（法式型）； .74LS××（低功耗肖特基）； .74S××（肖特基）； .74ALS××（进步前辈低功耗肖特基）； .74AS××（进步前辈肖特基）； .74F××（高速）。 近年来还出现了高速CMOS电路的74系列，事实上芯片。该系列可分为3大类： .HC为COMS电平； .HCT为TTL电平,可与74LS系列互换行使； .HCU适用于无缓冲级的CMOS电路。 这9种74系列产品，只消后边的标号雷同，其逻辑功效和管脚摆列就雷同。依据不同的条件和不同类型的74系列产 品，例如电路的供电电压为3V就应拣选74HC系列的产品 系列电平典型传输耽误ns 最大驱动电流(-Ioh/Lol)mA AHC CMOS 8.5 -8/8 AHCT COMS/TTL 8.5 -8/8 HC COMS 25 -8/8 HCT COMS/TTL 25 -8/8 ACT COMS/TTL 10 -24/24 F TTL 6.5 -15/64 ALS TTL 10 -15/64 LS TTL 18 -15/24 注：同型号的74系列、74HC系列、74LS系列芯片，逻辑功效上是一样的。 74LSxx的行使证据倘使找不到的话，可参阅74xx或74HCxx的行使证据。 有些原料里蕴涵了几种芯片，如74HC161原料里蕴涵了74HC160、74HC161、74HC162、74HC163四种芯片的原料。找不到某种芯 片的原料时，可试着观察一下临近型号的芯片原料。 74HC的速度比4000系列快，引脚与法式74系列兼容 4000系列的优点是有的型号可就业在+15V 。新产品最好不消LS。 功效略表 74HC01 2输入四与非门 (oc) 74HC02 2输入四或非门 74HC03 2输入四与非门 (oc) 74HC04 六倒相器
实验三三态门 一、实验目的 1.熟悉计三态输出门的逻辑功能和使用方法。 2.掌握用三态门构成公共总线的特点和方法。 二、实验器材 1.数字逻辑实验箱 2.双踪示波器 3.与非门74LS00(1片)、三态门74LS125(1片) 三、预习要求 1.复习三态门有关知识，了解其逻辑功能及管脚。 2.复习三态门实现总线传输的方法。 四、实验原理 1.三态门(TS) 三态门有三种输出状态：高电平输出、低电平输出和高阻输出状态。常见的三态门有控制端高电平有效和低电平有效两种类型。三态输出门除了有多输入三态与非门，还经常做成单输入、单输出的总线驱动器，并且输入与输出有同相和反相两种类型。例如：74LS125就是单输入、单输出的控制端 低电平有效的同相三态输出门。即E＝0时，Y＝A；E＝1时为高阻态。三态门主要用途之一是实现总线传输，各三态门输出端可以并联使用一个传输通道，以选通的方式传送多路信息。使用时注意输出端并接的三态门只能有一个处于工作状态(E＝0)。其余必须处于高阻状态(E＝1)。三态门驱动能 力强，开关速度快，在中大规模集成电路中广泛采用三态门输出电路，作为计算机和外围电路的接口电路。 如图2-1为三态门逻辑符号。 A B 图2-1 三态门逻辑符号 五、实验内容 1.三态门逻辑功能测试： 查出三态门74LS125的引脚图，验证各三态门逻辑功能。按图2-1(A)在实验箱上连线，先接上电源和地线，然后用逻辑电平控制输入端A和使能端E，用L显示输出Y的状态，实验结果填入下表：表2-1 74LS125逻辑功能表：
2.用三态门74LS125构成公共总线： 要求：用三个三态门构成一条公共总线，参考图21(B)。使三个输入端状态分别为“0”、“1”、CP，观测公共总线输出状态。 (1)按上述要求画出公共总线的逻辑图。 (2)在实验箱上连线：A1、0(GND)，A2、1(Vcc)，A3、CP(1KHz或100KHz信号源输出)，三个使能端E1……E3分别由三个逻辑开关控制其电平的高低。 (3)检查线路无误后，通电测试。用双踪示波器测试输入和输出的状态及波形并记录。 注意：三态门74LS125的使能端是低电平有效，做总线传输时，要求只有需传输信息的那个三态门的使能端E＝0，进入工作状态，其余各门皆处于禁止状态E＝1(呈高阻态)。否则，将造成逻辑混乱和 损坏芯片。 六、实验报告要求 1.按实验要求画出有关电图图，记录观察到的数据和波形。 2.分析波形变化的原因。 七、思考题 1．三态门的工作原理和特点是什么? 2．设计用两个三态门构成一条双向总线，画出电路图并测试。
1/10May 2003s HIGH SPEED:t PD =6ns (TYP .)at V CC =6V s LOW POWER DISSIPATION:I CC =1μA(MAX.)at T A =25°C s HIGH NOISE IMMUNITY:V NIH =V NIL =28%V CC (MIN.)s WIDE OPERATING VOLTAGE RANGE:V CC (OPR)=2V to 6V s PIN AND FUNCTION COMPATIBLE WITH 74SERIES 07DESCRIPTION The M74HC07is an high speed CMOS HEX OPEN DRAIN BUFFER fabricated with silicon gate C 2MOS technology. The internal circuit is composed of 2stages including buffer output,which enables high noise immunity and stable output.All inputs are equipped with protection circuits against static discharge and transient excess voltage. M74HC07 HEX BUFFER (OPEN DRAIN) PIN CONNECTION AND IEC LOGIC SYMBOLS ORDER CODES PACKAGE TUBE T &R DIP M74HC07B1R SOP M74HC07M1R M74HC07RM13TR TSSOP M74HC07TTR
题目：4.3三态门实验
目录 1. 数字逻辑和数字系统实验 (3) 1.1.三态门实验 (3) 1.1.1.实验目的 (3) 1.1.2.实验内容 (3) 1.1.3.实验方法 (3) 1.2.实验结果....................................................................... 错误！未定义书签。 2.实验图片 (5)
1. 数字逻辑和数字系统实验 三态门实验 实验目的： 1.掌握三态门逻辑功能和使用方法。 2.掌握用三态门构成总线的特点和方法。 3.初步学会用示波器测量简单的数字波形。 实验内容： 1.74LS125三台们的输出负载为74LS00一个与非门输入端。74LS00同一 个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。同时测试74LS125三态输出时74LS00输出值。 2. 74LS125三台们的输出负载为74LS00一个与非门输入端。74LS00同一 个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。同时测试74LS125三态输出时74LS00输出值。 3.用74LS125两个三态门输出构成一条总线。使两个控制端一个为低电 平，另一个为高电平，一个三态门的输入接50KHz信号，另一个三态门的输入接500KHz信号，用示波器观察三态门的输出。 实验方法 1.实验所用仪器和仪表： 四2输入正与非门74LS00 1片 三态输出的四总线缓冲门74LS125 1片 万用表 示波器 2.实验接线图：
2.2 三态门 1．基本原理 在数字系统中，常常需要把多个门电路的输出端连接在一起，比如接到数据总线上。但一般的门电路都只有两个输出状态：输出高电平状态与输出低电平状态。把这些门电路的输出端连接在一起，在某一个时刻，可能会出现一个以上的门电路的输出同时为高电平状态或者低电平状态，这样就会引起逻辑电平的不确定。使用三态门可以很好地解决这个问题。三态门电路有三个输出状态：输出高电平状态、输出低电平状态，以及输出高阻状态。当三态门电路输出为高阻状态时，三态门的输出端相当于开路，对总线上连接的其它器件没有影响。我们可以利用三态门的这个优点对需要通过总线的数据进行分时传送，这样数据的传送就不会出现混乱了。 简单的三态门电路如图2.2.1a所示，图2.2.1b是它的代表符号。其中EN为片选信号输入端，A为数据输入端，L为数据输出端。 图2.2.1 三态门电路 (a) 电路图(b) 代表符号
当EN=0时，TP2和TN2同时导通，为正常的非门，输出L=- A；当EN=1 时，TP2和TN2同时截止，输出为高阻状态。所以，这是一个低电平有效的三态门。 三态门的真值表如表2.2.1所示。由真值表可以得出逻辑表达式：当EN=0 时，L=- A；当EN=1时，L=Z。其中Z表示高阻状态。 表2.2.1 三态门的真值表 2．实现方案 通过FPGA来实现三态门的功能有以下几种方式： (1) 用case语句和if….else语句来实现。先判断EN是否等于1，如果EN 等于1，则输出端L=Z；如果不等于1，再判断A是否等于0，如果等于0，则输出端L=1，如果不等于0，则输出端L=0。 (2) 用if….else语句来实现。先判断EN是否等于1，如果EN等于1，则输出端L=Z；如果不等于1，则输出L=~A。 (3) 用“？：”语句来实现，输出端L=EN ? 1’bZ : (~A)。 3．FPGA的实现 下面以第三种方案为例来进行FPGA的实现。 (1) 创建工程并设计输入 ①在E：\project\目录下，新建名为notif的新工程 器件族类型（Device Family）选择“Virtex2P”， 器件型号（Device）选“XC2VP30 ff896 -7”， 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”，
什么是三态门信号 三态信号（Tri-State或T/S），它与一般门电路不同，它的输出端除了出现高电平、低电平外，还可以出现第三个状态，即高阻态，亦称禁止态，但并不是3个逻辑值电路。具备这三种状态的器件就叫做三态门。一般门与其它电路的连接，无非是两种状态，1或者0，在比较复杂的系统中，为了能在一条传输线上传送不同部件的信号，研制了相应的逻辑器件称为三态门，三态门除了有这两种状态以外还有一个高阻态，就是高阻抗，相当于该门和它连接的电路处于断开的状态。（因为实际电路中你不可能去断开它，所以设置这样一个状态使它处于断开状态）。三态门是一种扩展逻辑功能的输出级，也是一种控制开关，主要是用于总线的连接，因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件，每个器件通过CS之类的信号选通,如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件的工作。只有被选通的设备获得总线使用权的设备才能驱动信号，而没有获得总线使用权的设备则不能够驱动信号。为了防止总线上各个设备之间的冲突，那些接在总线上设备需要先将输出信号置为三态，相当于总线断开，避免与总线上的其它设备发生冲突。这种输出端口便是带三态的输出端口。 持续三态信号（Sustained Tri-State或s/t/s，或称STS)，是一个低电平有效的三态信号，在某一时刻有一个且只可能有一个设备驱动，驱动这个信号为低的设备在它释放对这个信号控制之前（也即是使这个信号浮空）必须驱动这个信号为高电平并至少维持这个高电平一个时钟周期。新的设备只有在原先拥有这个信号的设备释放对这个信号控制之后才可以驱动这个信号。s/t/s的信号需要上拉电阻，以使没有任何设备驱动他时，保持一个无效电平，即高电平。这个上拉电阻由主控制设备提供。 三态逻辑与非门 三态逻辑与非门如下图所示。这个电路实际上是由两个与非门加上一个二极管D2组成。虚线右半部分是一个带有源泄放电路的与非门，称为数据传输部分，T5管的u I1、u I2称为数据输入端。而虚线左半部分是状态控制部分，它是个非门，它的输入端C称为控制端，或称许可输入端、使能端。
习题四 一、选择题 1. 三态门输出高阻状态时，是不正确的说法。 A.用电压表测量指针不动 B.相当于悬空 C.电压不高不低 D.测量电阻指针不动 2. 门电路的平均传输延迟时间是（）。 A t pd = t PHL B t pd = t PLH C t pd=(t PHL + t PLH)/2 D t pd=(t PHL- t PLH)/2 3．与C T4000系列相对应的国际通用标准型号为。 A.C T74S肖特基系列 B.C T74L S低功耗肖特基系列 C.C T74L低功耗系列 D.C T74H高速系列 4. 所谓三极管工作在饱和状态，是指三极管( )。 A 发射结正偏置，集电结反偏置 B 发射结正偏置，集电结正偏置 C 发射结反偏置，集电结正偏置 D 发射结反偏置，集电结反偏置 3. TTL与非门的关门电平是0.8V，开门电平是2V，当其输入低电平为0.4V，输入高电 平为3.2V 时，其低电平噪声容限为( ) A 1.2V B 1.2V C 0.4V D 1.5V 4. 对TTL与非门多余输入端的处理，不能将它们( )。 A 与有用输入端并联 B 接地 C 接高电平 D 悬空 5. 输出端可直接连在一起实现“线与’’逻辑功能的门电路是( )。 A 与非门 B 或非门 C 三态门 D OC门 6. 为实现数据传输的总线结构，要选用( )门电路。 A 或非 B O C C 三态 D 与或非 7. 标准TTL电路的开门电阻R ON=3KΩ，一个3输入端与门的A端接一个电阻R到地,要实 现Y=BC，则R的取值应( )。 A 小于700 B 大于3kΩ C 小于3kΩ D 可取任意值 二、判断题 1．TTL与非门的多余输入端可以接固定高电平。（） 2．当TTL与非门的输入端悬空时相当于输入为逻辑1。（） 3．普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。（）4．两输入端四与非门器件74LS00与7400的逻辑功能完全相同。（） 5．CMOS或非门与TTL或非门的逻辑功能完全相同。（）
什么是三态门? 三态逻辑与非门电路以 及三态门电路 2008年05月26日 12:48 互联网作者：佚名用户评论（1） 关键字： 什么是三态门? 三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路高阻态相当于隔断状态。三态门都有一个EN控制使能端，来控制门电路的通断。可以具备这三种状态的器件就叫做三态(门,总线,......). 举例来说： 内存里面的一个存储单元，读写控制线处于低电位时，存储单元被打开，可以向里面写入；当处于高电位时，可以读出，但是不读不写，就要用高电阻态，既不是＋5v，也不是0v 计算机里面用 1和0表示是，非两种逻辑，但是，有时候，这是不够的， 比如说，他不够富有但是他也不一定穷啊，她不漂亮，但也不一定丑啊， 处于这两个极端的中间，就用那个既不是＋也不是―的中间态表示，叫做高阻态。 高电平,低电平可以由内部电路拉高和拉低。而高阻态时引脚对地电阻无穷,此时读引脚电平时可以读到真实的电平值. 高阻态的重要作用就是I/O(输入/输出)口在输入时读入外部电平用. 1. 三态门的特点 三态输出门又称三态电路。它与一般门电路不同，它的输出端除了出现高电平、低电平外，还可以出现第三个状态，即高阻态，亦称禁止态，但并不是3个逻辑值电路。 2. 三态逻辑与非门 三态逻辑与非门如图Z1123所示。这个电路实际上是由两个与非门加上一个二极管D2组成。虚线右半部分是一个带有源泄放电路的与非门，称为数据传输部分，T5管的u I1、u I2称为数据输入端。而虚线左半部分是状态控制部分，它是个非门，它的输入端C称为控制端，或称许可输入端、使能端。 当C端接低电平时，T4输出一个高电平给T5，使虚线右半部分处于工作状态，这样，电路将按与非关系
所谓三态门，就是具有高电平、低电平和高阻抗三种输出状态的门电路。我们以前国产发射机控制电路中，尤其逻辑控制电路中，像“或(66‘与”“非”及它们组合的门电路常常使用，但却没有三态门电路的应用。在固态机互联板电路，“I／O”板电路中，除了以上几种组合门电路，三态门电路也是必不可少的。 一、电路组成 三态门电路主要有TIL三态门电路和 CMOS三态门电路，其电路结构及逻辑符号分别如下： 不难看出，二种输出三态门电路都是在普通门电路的基础上附加控制电路而构成。 二、工作原理 (1)TTL三态门电路工作原理图1给出了三态门的电路结构图及图形符号。其中控制端·EN为低电平时(面=口／，P点为高电平，二极管D截止，电路工作状态和普通的与非门没有区别。这时Y=·A’B，可能是高电子也可能是低电平，视A、B的状态而定。而当控制端EN为高电平时(EN=1)，P点为低电平，它控
制T1发射极，把VBl钳位在1V，使T，、T5载止。同时二极管D导通，T4 的基极电位被钳在1V，使T4载止。由于T4、T5同时载止，所以输出端呈高阻状态o (2)图2中是将CMOS反相器的输出端同一个模拟开关相串联，即可组成三态门。图中T，、T2组成反相器，TG和反相器3组成模拟开关，其工作原理是：当控制端电压Ve =1时，由于模拟开关断开，输出端与电源 Vm，输出端与地都相当于开路，故呈现高阻抗状态。当Ve=OV时，模拟开关闭合，输出电压VY 取决于反相器的输入电压。若V4= OV，则T1截止，T2导通，VY=VDD，输出高电平；若Va=1，则Tl导通，T2载止，VY=OV，输出低电平。 上述电路中，控制端EN为低电平时与非门处于工作状态，所以该电路为低电平有效同样还有高电平有效控制电路。 三、三态门电路的应用 (1)多路信号分时传递 在一些复杂的数字系统(象固态机的互联板，U0板等)中，为了减少各个单元电路之间连线的数目，希望能在同一条导线上分时传递若干个门电路的输出信号。这时可采用图3所示的连接方式。图中G1-Gn。均为三态与非门。只要在工作时
《数字逻辑电路》实验报告第四次实验： 三态缓冲器 时间：2013年10月24日
一．实验目的 本实验的目的是了解三态缓冲器的工作原理；学习三态缓冲器的设计，并了解利用三态缓冲器在计算机总线上的应用。 本次试验主要的目的是完成典型的三态缓冲器： 二．本实验原理（背景知识） 逻辑门的输出除了有高、低两种状态以外还可能有第三种状态——高阻态，这种逻辑门就是三态门。三态门处于高阻态时，其电阻很大，相当于该门和他的那些连接电路出于断开状态。 三态门在计算机的设计中有着重要作用，计算机的各个部件要通过总线连接在一起，而总线只允许同时有一个使用者使用，这个使用者使用总线时，其他连接在总线上的器件要处于断开状态。因此三态门是总线连接的最好解决方案。总线上通常连接数个器件，每个器件通过选通信号选通，如果改器件没有被选通，相当于其和总线是断开的，不影响其它器件工作。 缓冲器是数字元件的其中一种，它对输入值不执行任何运算，其输出值和输入值一样，但它在计算机的设计中有着重要作用。 缓冲器又可以分为输入缓冲器和输出缓冲器两种。前者的作用是将外设送来的数据暂时存放，以便处理器将它取走；后者的作用是用来暂时存放处理器送往外设的数据。有了数控缓冲器，就可以是高速
工作的CPU与慢速工作的外设起协调和缓冲作用，实现数据传送的同步。由于缓冲器一般接在数据总线上，故必须具有三台输出功能。因此，缓冲器又分为两种，常用缓冲器（简称为缓冲器）和三台缓冲器。常规缓冲器重视将值直接输出，用于将电流到高一级的电路系统。三台缓冲器除了常规缓冲器的功能之外，还有一个选通输入端，用E 表示。当E有效和E无效时有不同的输出值。 当E有效时，选通，其输入直接送到输出（或反向后输出）； 若E无效时，缓冲器被阻止，无论输入什么值输出的总是高阻态，用Z表示，高阻态能使电流降到足够低，以至于像缓冲器的输出没有任何电路与其相连。 二、实验器材/环境 1.硬件器材：DE2-70开发平台 2.软件环境：Quartus II 12.0软件 三、实验设计思路（验收实验） 1当两个低电平有效使能端有效时，输出等于输入。 2当两个使能端任意一个为高电平时，则输出为高电阻状态，即表现为输出f和f’都无输出。 四。实验的测试序列或验证方法 预计结果如下：