广东海洋大学学生实验报告书（学生用表）
实验名称
课程名称 课程号 学院(系)
专业 班级 学生姓名 学号 实验地点 实验日期
实验4 计数器及其应用
一、实验目的
1、熟悉中规模集成计数器的逻辑功能及使用方法
2、掌握用74LS161构成计数器的方法
3、熟悉中规模集成计数器应用
二、实验原理
计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS161的功能及应用。
1、中规模集成计数器
74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示：
管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ；
图1 74LS161 管脚图
GDOU-B-11-112
该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示：
表1 74LS161 逻辑功能表
2、实现任意进制计数器
由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。
(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
(2) 利用预置功能获M进制计数器置位法与置零法不同，它是通过给计数器重复置入某个数值的的跳越N-M个状态，从而获得M进制计数器的，如图所法。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。图2是上述二种方法的原理示意图。
图2(a) 图2(b)
三、实验内容与步骤
1、测试74LS161的逻辑功能。
2、在熟悉74LS161逻辑功能的基础上，利用74LS161设计9进制计数器。
附图74ls00和74ls20
异步清零法:
用异步置零法（复位法）将74161接成九进制计数器 (a)逻辑电路图 (b)主循环状况图
四、实验要求
根据实验任务，分别画出置零法或者置数法的电路连接图，用点脉冲CP，观察计数状态，画出状态转换图。
计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是
CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数
器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位
实验报告 实验七计数器原理测试及其设计 2.7.1 实验目的 1.掌握中规模集成计数器74LS160、74LS161、74LS163的逻辑功能及使用方法。 2.掌握同步清零与异步清零的区别及74LS160计数器的级联方法。 3.学习用中规模集成计数器设计任意进制计数器。 2.7.2 实验仪器设备与主要器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS160，74LS161和74LS163。 2.7.3 实验原理 计数器的功能是记录输入脉冲的个数。他所能记忆的最大脉冲个数称为该计数器的模。计数器不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等。根据进位方式，可分为同步和异步两类。根据进制，可分为二进制、十进制和任意进制等。根据逻辑功能，可分为加法计数器、减法计数器和可逆计数器等。根据电路集成度，可分为小规模集成计数器和中规模集成计数器。 2.7.4 实验内容 1.分别用74LS161和74LS163设计模13计数器，采用清零法实现，并用数码管显示实验结果。 设计思路:74LS161是十六进制计数器，所以我在它计数到13（1101）清零就行了，再利用二进制数与BCD码对应关系，即利用74LS283的逻辑功能使数码管显示实验结果。计数时电路状态转换关系： 0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→0000
设计思路：74LS163接法与74LS161基本一样，只是163的清零信号是12不是13，如图： 2.设计一个用3位数码管指示的六十进制计数器，并用三只开关控制计数器的数据保持、计数及清零功能。 设计思路：用Cr=0控制计数器清零，用EP*ET=0控制计数器数据保持，用高低电平和CP脉冲进行与运算控制计数器计数功能。U1的清零信号是在计数到6时，U1清零的同时U3开始计数，这样就能实现用3位数码管指示的六十进制计数器。如图：
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
数字逻辑与数字电路实验报告 实验名称简易迷宫游戏
一、设计课题的任务要求 题目：简易迷宫游戏 设计并实现一个简易迷宫游戏机。 【基本要求】： 1、用8×8 点阵进行游戏显示。 2、迷宫游戏如图1 所示，采用双色点阵显示，其中红色LED 为迷宫墙壁，绿色LED表示人物。通过BTN0～BTN3 四个按键控制迷宫中的人物进行上下左右移动，使人物从起始点出发，走到迷宫的出口，游戏结束。 3、普通计时模式：通过按键BTN7 启动游戏，必须在30 秒内找到出口，否则游戏失败。用两个数码管进行倒计时显示。游戏胜利或者失败均要在8×8 点阵上有相应的画面出现。 4、迷宫中的人物在行走过程中，如果碰到墙壁，保持原地不动。 【提高要求】： 1、多种迷宫地图可以选择。 2、在计时的基础上增加计步的功能，每按一次控制按键步数加1，碰壁不计算步数，计步结果用数码管显示。 3、为游戏增加提示音乐，在不同时间段采用不同频率的信号控制蜂鸣器发声报警。 4、增加其他游戏模式。 5、自拟其它功能。 二、系统设计（包括设计思路、总体框图、分块设计） 设计思路： 依据题目要求，在实验中需要使用到8*8双色点阵输出迷宫图案，使用数码管输出计步步数和倒计时时间，使用蜂鸣器发出警报。由于实验要求需要使用到大量的按键输入。所以需要在输入输出模块中需要按键消抖模块。实验的输出模块共有点阵输出模块，数码管输出模块，蜂鸣器输出模块，在数码管和点阵输出中需要使用到扫描输出的概念。在游戏进行中需要实时判断并且记录人的位置，需要进行记时，计步，所以在整个系统中需要使用状态机进行当前状态转换，控制整个程序。所以在核心实现模块中包括行走模块，状态输出模块，计步模块，计时模块。 输入部分：消抖模块 时钟部分：多级分频器 控制部分：倒计时器，计步器，行走模块，状态机
时钟仿真实验报告 一、任务及要求 用51单片机设计时、分、秒计时器，具体要求如下。 1、具有时、分、秒计时功能和8位数码管显示功能，显示格式为：“时－分－秒”； 2、用Proteus设计仿真电路进行结果仿真； 3、4人组成设计小组完成，小组成员有明确分工，1人负责总体方案设计及报告撰写，2人负责功能模块函数设计，1人负责仿真电路设计及调试。 4、完成程序设计、仿真电路设计、结果仿真，完成报告并上传空间课程栏目中的课程设计报告子栏目中。 二、设计方案： 1、总体方案构思：通过使用定时计数器以及中断溢出，50ms中断溢出一次，溢出20次为1S。所以当定时溢出计数变量temp自加20次时计数变量miao自加1，直到加到第60次时miao(秒)清零，并且计数变量fen自加1，直到fen加到第60次时，fen(分)清零且shi(时)
自加1，直到shi加到第24次时,shi(小时)清零。最后经译码后，通过扫描显示模块程序将得到的时钟结果以动态显示的方式显示在8位一体共阳数码管上。 2、程序功能模块说明：此时钟程序包括时钟中断计时、延时函数、显示函数等模块 3、仿真电路构成：此次时钟程序的仿真电路的设计较简单，硬件部分主要有AT89C52单片机芯片一块、八位一体LED共阳数码管一块、8个普通电阻以及8个逻辑非门。其中8个普通电阻用作P0口上拉电阻。另外，由于数码管是共阳的，而实际程序中的位码是以低电平有效的，所以八个逻辑非门用来取反单片机输出的位码。 4、时钟计时程序设计思想分析：采用定时计数器T0，工作方式1，定时50ms，再对定时溢出中断次数计数，若溢出了20次则时间为1秒！ 5、函数模块程序流程图：
广东海洋大学学生实验报告书（学生用表） 实验名称 课程名称 课程号 学院(系) 专业 班级 学生姓名 学号 实验地点 实验日期 实验4 计数器及其应用 一、实验目的 1、熟悉中规模集成计数器的逻辑功能及使用方法 2、掌握用74LS161构成计数器的方法 3、熟悉中规模集成计数器应用 二、实验原理 计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS161的功能及应用。 1、中规模集成计数器 74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示： 管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ； 图1 74LS161 管脚图 GDOU-B-11-112
该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示： 表1 74LS161 逻辑功能表 2、实现任意进制计数器 由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。 (1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。 (2) 利用预置功能获M进制计数器置位法与置零法不同，它是通过给计数器重复置入某个数值的的跳越N-M个状态，从而获得M进制计数器的，如图所法。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。图2是上述二种方法的原理示意图。 图2(a) 图2(b) 三、实验内容与步骤 1、测试74LS161的逻辑功能。 2、在熟悉74LS161逻辑功能的基础上，利用74LS161设计9进制计数器。 附图74ls00和74ls20
实验一 模4计数器 一、实验目的 采用图形输入法设计模4计数器，并进行下载验证；能基本熟练其使用方法。 二、实验设备及内容 1）PC一台； 2）QuartusII配套软件； 以模4计数器为例，完成QuartusII工程设计过程：创建工程文件、电路设计、编译综合、仿真验证、管脚配置、编程下载、硬件验证测试等等。 三、实验方法 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 实验步骤： 1、创建工程文件 1）指定工程文件名。选择File---> New Project Wizard命令，要求工程文件名和顶层实体名一致。 2)添加源文件和用户库。本实验略去。 3）选择目标器件。Family中选Flex10k ，Target device选中Specific device selected in “Avaiable device”list 确定器件型号EPF10K20TI144-4。 4）选择第三方EDA工具。本工程默认为None. 5)工程信息确认。 2、设计输入（图形法） 1）创建设计文件。选择File-→new命令，然后选中Block Diagram/Schematic File。2）元件的放置，元件命名及连接，完成后保存文件。 3、编译 选择Processing→Compiler Tool，然后单击Start进行全编译。 4、仿真功能验证 1）建立波形文件。菜单File→New，选择Vector Waveform File。 2）添加节点。菜单Edit→Insert→Insert Node or Bus 添加相应的节点，在Radix 列表中选Binary。 3）参数设置。菜单Edit→End Time仿真结束时间改为2us，菜单Edit→Grid Size ,Period设置为100ns。 4）输入信号激励。设置时钟信号周期100ns、相位偏移0ns和占空比50%，然后保存波形文件。 5）仿真a)功能仿真，菜单Processing→Generate Functional Simulation Netlist命令，产生功能仿真网表。Assignments→Settings，单击Simulator Settings，在右侧
数字电路实验报告 计数器逻辑功能及其应用 实验目的: 1. 熟悉中等规模集成电路计数器 74LS160的逻辑功能，使用方法及应用。 2. 掌握构成任意进制计数器的方法。 实验设备及器件: 1. 数字逻辑电路实验板 1片 2. 74HC160同步加法二进制计数器 2片 3. 74HC00二输入四与非门 1片 三、实验原理： 计数器是一个用以实现计数功能的时序部件， 它不仅可用来计脉冲数，还常用作数字系 统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分， 有同步计 数器和异步计数器。 根据计数制的不同， 分为二进制计数器，十进制计数器和任意进制计数 器。根据计数的增减趋势，又分为加法、 减法和可逆计数器。还有可预置数和可编程序功能 计数器等等。目前，无论是 TTL 还是CMOS 集成电路，都有品种较齐全的中规模集成计 数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列， 就能正确 地运用这些器件。 集成计数器74HC160是二-五-十进制计数器，其管脚排列如图。 四、实验内容 1.构成摸10计数器 实验原理图 c T 叱Tc % s c r Qa
实验结果：数码管显示为从 0到5之间变化。 3、组成模100计数器 实验结果：个位数码管随时间显示 0、1、2、3、4、5、6、7、& 9,十位数码管显示个位 进位计数结果，按 0、1、2、3、4、5、6、7、8、9变化。 五、实验心得: 本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理， 以及 74HC160 的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识 到自身理论知识的不 > CL 160 实验结果：数码管显示为从 2、组成模6计数器 实验原理 图 OC LI) 0到9之间变化。
数字电路实验报告
实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平
ABCD 接逻辑电平开关。 最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验（一） 半加器和全加器 一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三．元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A Ｂ Ｃ D
数电实验报告 实验六 计数、译码、显示综合实验 姓名： 学号： 班级： 院系： 指导老师： 2016年
目录 实验目的： (22) 实验器件与仪器： (22) 实验原理： (33) 用同步清零端或置数端置零或置数构成N进制计数器 (33) 用同步清零端或置数端置零或置数构成N进制计数器 (33) 实验内容： (44) 实验过程： (55) 实验总结： (66) 实验： 实验目的： 1.熟悉中规模集成电路计数器的功能及应用。 2.熟悉中规模集成电路译码器的功能及应用。 3.熟悉LED数码管及显示电路的工作原理。 4.学会综合测试的方法。 实验器件与仪器： 1.实验箱、万用表、示波器。
2.74LS160、74LS48、74LS20 实验原理： 对于计数规模小的计数器，我们使用集成触发器来设计计数器，但是如果计数器的模数达到十六以上（如六十进制）时，如果还是用集成触发器来设计的话，电路就比较复杂了。在这种情况下，我们可以用集成计数器来构成任意进制计数器。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下： 1）写出状态S N-1的二进制代码。 2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式 3）画连线图 用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下： 1）写出状态S N得二进制代码 2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式
3）画连线图 在集成计数器中，清零、置数均采用同步方法的有74LS163；均采用异步方法的有74LS193、74LS197、74LS192；清零采用异步方法、置数采用同步方法的有74LS161、74LS160；有的只具备异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 实验内容： 1.用集成计数器74LS160分别组成8421码十进制和六进制计数器， 然后连接成一个60进制计数器（6进制为高位，10进制位低位）。 使用实验箱上的LED译码显示电路显示（注意高低位顺序及最高位的处理）。用函数发生器的低频连续脉冲（调节频率为1-2Hz）作为计数器的计数脉冲。通过数码管观察计数、译码、显示电路的功能是否正确。 2.设计一个时间计数器，具有分钟和秒计时功能的计数器。
实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。
三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器
四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。
设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。
秒篮球倒计时数电实验报告
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法商学院 《数字电路课程设计》 课程设计报告 专业:应用电子技术 班级:应电11301 姓名:周灵 姓名:李雄威 指导教师：沈田
课程设计任务书 设计题目：篮球竞赛24秒倒计时器 设计任务与要求： 设计一个篮球竞赛24秒倒计时电路，该电路能实现如下功能： 1）24秒倒计时显示功能； 2）设置外部控制开关，控制计数器的重置“24”、启动和暂停功能； 3）计数器递减至0（即时间到）时，数码管显示“00”，同时发出光电报警信号。 一、电路设计原理 经过对电路功能的分析，整个电路主要由控制电路、秒脉冲信号发生器、计数器、译码器和报警电路五个部分组成。示意图如图1所示。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不是太高，故电路可采用555集成电路或由TTL与非组成的多谐振荡器构成。主体电路：24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器开始进行倒计时，逐秒倒计一之到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停止。 图1-1 24秒计时器系统设计框图 二、单元电路分析
北邮-数电实验报告
数字电路实验报告 学院：信息与通信工程 专业：信息工程 班级：2013211125 学号：2013210681 姓名：袁普
②：仿真波形图以及分析 波形图： 波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。
实验二：用VHDL设计和实现组合逻辑电路 一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。 二：故障及问题分析 在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。
实验三：用VHDL设计和实现时序逻辑电路 一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码 模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then
暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
电子课程设计题目：数字时钟
数字时钟设计实验报告 一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图： 图一数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质
量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。其电路图如下： 图二秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三 60进制--秒计数电路 60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0
24秒篮球倒计时数电实验报告
法商学院 《数字电路课程设计》 课程设计报告 专业: 应用电子技术 班级: 应电11301 姓名: 周灵 姓名: 李雄威 指导教师：沈田
课程设计任务书 设计题目：篮球竞赛24秒倒计时器 设计任务与要求： 设计一个篮球竞赛24秒倒计时电路，该电路能实现如下功能： 1）24秒倒计时显示功能； 2）设置外部控制开关，控制计数器的重置“24”、启动和暂停功能； 3）计数器递减至0（即时间到）时，数码管显示“00”，同时发出光电报警信号。 一、电路设计原理 经过对电路功能的分析，整个电路主要由控制电路、秒脉冲信号发生器、计数器、译码器和报警电路五个部分组成。示意图如图1所示。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不是太高，故电路可采用555集成电路或由TTL与非组成的多谐振荡器构成。主体电路：24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器开始进行倒计时，逐秒倒计一之到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停止。
图1-1 24秒计时器系统设计框图 二、单元电路分析 （一）控制电路 控制电路由74LS00芯片和74LS10芯片组成，实现计数器的复位、计数和保持“24”数字显示，以及报警的功能。如图2-1-1为EWB控制电路仿真图。 图2-1-1 EWB控制电路仿真图 （1）开关A：启动按钮、复位按钮 开关A接地时，计数器保持“24”状态不变，处于等待状态； 当开关A闭合时，计数器开始计时，当计数器递减计数到零时，控制电路产生报警信号； 当开关A再次接地时，计数器立即复位到预置数值，即“24”。 （2）开关B：归零按钮 当开关B接高电平时，不管计数器显示任何数值，计数器立即归零，即“00”。（3）开关C：暂停按钮 当暂停/连续开关（开关C）暂停时，计数器暂停计数，显示器保持不变； 当暂停/连续开关（开关C）处于连续时，计数器继续倒计时计数。 （二）秒脉冲发生器 为了给计数器74LS192提供一个时序脉冲信号,使其进行减计数,本设计采用555构成的多谐振荡电路(即脉冲产生电路),其基本电路如图2-2-2。
电力学院 FPGA应用开发实验报告 实验名称：触发器与计数器 专业：电子科学与技术 姓名： 班级： 学号：
1.触发器功能的模拟实现 实验目的： 1．掌握触发器功能的测试方法。 2．掌握基本RS触发器的组成及工作原理。 3．掌握集成JK触发器和D触发器的逻辑功能及触发方式。 4．掌握几种主要触发器之间相互转换的方法。 5．通过实验，体会EPLD芯片的高集成度和多I/O口。 实验说明： 将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集一个FPGA芯片中模拟其功能，并研究其相互转化的方法。 实验的具体实现要连线测试，实验原理如图所示：
2.计数器 在VHDL中，可以用Q<=Q+1简单地实现一个计数器，也可以用LPM来实现。下面分别对这两种方法进行介绍。 方法一： 第1步：新建一个Quartus项目。 第2步：建立一个VHDL文件，实现一个8位计数器。计数器从“00000000”开始计到“11111111”，计数器的模是256。计数器模块还需要包含一个时钟clock、一个使能信号en、一个异步清0信号aclr和一个同步数据加载信号sload。模块符号如下图所示： 第3步：VHDL代码如下： 第4步：将VHDL文件另存为counter_8bit.vhd，并将其设定为项目的最顶层文件，再进行语法检查。
第5步：语法检查通过以后，用KEY[0]表示clock，SW[7..0]表示data，SW[8~10]分别表示en、sload和aclr；LEDR[7..0]表示q。 第6步：引脚分配完成后，编译并下载。 第7步：修改上述代码，把计数器的模更改为100，应如何操作。 模为100的计数器，VHDL代码如下： 方法二：使用LPM实现8位计数器。 LPM是指参数化功能模块，用LPM可以非常方便快捷地实现一个计数器。 第1步：选择Tools->MegaWizard Plug-In Manager命令，打开如下图所示的对话框。
数字逻辑实验报告（2） 数字逻辑实验2 多功能电子钟系统设计成绩 评语：（包含：预习报告内容、实验过程、实验结果及分析） 教师签名 姓名： 学号： 班级：物联网1701 指导教师：徐有青 计算机科学与技术学院 20 年月日
数字逻辑实验报告 多功能电子钟系统设计实验报告
多功能电子钟系统设计 1、实验名称 多功能电子钟系统设计。 2、实验目的 要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。 多功能数字钟的基本功能如下： （1）显示时、分、秒； （2）可以采用24小时制或12小时制（上午和下午）； （3）整点报时，整点前10秒开始，整点时结束； （4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位； （5）闹钟10秒提醒。 使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。 （采用logisim软件提供的“时钟频率”为8hz的信号源）
（1） 具有校准计数值功能的六十进制计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。 图2-1 校准计数值的60进制计数器 六十进制计数器的输入输出引脚定义如下： （a ）一个清零端Clr ； （b ）一个累加计数脉冲输入端CP U ； （c ）一个累减计数脉冲输入端CP D ； （d ）八个计数器状态输出值Q 1D Q 1C Q 1B Q 1A Q 0D Q 0C Q 0B Q 0A ，采用8421码分别表示计数器状态的十位和个位； （e ）一个计数值校准输入控制信号Adj ，当Adj 为“1”时通过CP U 对计数值进行加计数或校准，Adj 为“0”时通过CP D 对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D 可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）； （f ）每当计数累计满60产生一个进位输出信号Qcc 。 计数器的状态请采用“十六进制的数字显示器”显示。 （2）具有校准计数值的十二进制计数器或二十四进制的计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参见图2-2所示。
班级：姓名: 学号： 实验报告（一）TTL集成逻辑门的逻辑功能与参数测试1．测试TTL集成与非门74LS20的逻辑功能，测试结果记录如下表： 输入输出 An Bn Cn Dn Yn 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 2. 74LS20主要参数的测试 I CCL （mA） I CCH （mA） I il (mA) I OL （mA） N O= iL OL I I 3. 电压传输特性测试 V i(V) 0 0.4 0.7 0.9 1.0 1.1 1.2 1.3 1.4 2.0 3.0 4.0 … V O(V) 4.画出实测的电压传输特性曲线，并从中读出各有关参数值。
实验报告（二）CMOS 电路 1．用所给的集成电路（CD4007）实现F=ABC ,将实验结果填入真值表中，并测出高、低电平（真值表自拟，测试步骤自拟）。 2. 用所给的集成电路实现F=C B A ++（真值表自拟，测试步骤自拟）。 3. 用所给的集成电路，构成图2-2反相器。 （a ）测最大灌电流I OL (V OL =0.1V ,接通图2-2中的虚线框①)。 （b ）测最大拉电流I OH (V OH =4.9V,断开虚线框①，接通虚线框②。 4. 构成如图2-3所示的反相器，测最大灌电流I OL 。
实验报告（三）组合逻辑电路实验分析与设计(1) 写出由与非门组成的半加器电路的逻辑表达式 (2) 根据表达式列出真值表，并画出卡诺图判断能否简化 A B Z1 Z2 Z3 S C 0 0 0 1 1 0 1 1 实验： 1.测试由与非门组成的半加器电路的逻辑功能 A B S C 0 0 0 1 1 0 1 1 2.测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能 A B S C 0 0 0 1 1 0 1 1