行政院國家科學委員會補助專題研究計畫 ■ 成果報告 □期中進度報告
暫態電壓抑制元件之研究
Studies on Transient V oltage Suppression devices
計畫類別：■ 個別型計畫 □ 整合型計畫
計畫編號：NSC 94－2213－E－007－103－
執行期間：94年 08月 01日至 94年11月 30日
計畫主持人：龔正
共同主持人：
計畫參與人員：
成果報告類型(依經費核定清單規定繳交)：□精簡報告 ■完整報告
本成果報告包括以下應繳交之附件：
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□赴大陸地區出差或研習心得報告一份
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□涉及專利或其他智慧財產權，□一年□二年後可公開查詢
執行單位：國立清華大學電子工程研究所
中 華 民 國 年 月 日
中文摘要
本篇報告所研究的的元件為Transient V oltage Suppressor(TVS)，傳統的TVS元件大部 分是以單一結構為主要構造，在保護突波上通常只有單層機制，並不能完全符合系統的需 求， 所以我們由 diode 與 LDMOSFET 結合而成一個新的元件，利用此結構可以達到更好 的保護效果。
本篇報告的設計目標是 40V 的 TVS，主要是利用 Medici軟體做 diode string 的電性模 擬，H-spice軟體做電路電性分析和利用 Cadence軟體做 layout 的設計，最後並對實際下線 元件作量測分析與討論。
關鍵詞：暫態電壓抑制元件、二極體串列、金氧半場效電晶體。
Abstract
The device presented in this report is Transient V oltage Suppressor (TVS). Conventional TVS devices are almost made up by single structure. It just has one protection for suppressing surge and can not always meet the requirement of a system. Therefore, we create a new device by combining diode and LDMOSFET to improve the characteristics.
The subject for this report is the design of a 40V TVS. We use simulation tools like Medici and H-spice to simulate the electric characteristics of the diode string and the circuit. We also use Cadence to design layout. Finally, we performed measurements and discussion for the final layout device.
Keywords:Transient V oltage Suppressor, diode string, LDMOSFET.
目錄
中文摘要 I Abstract II 目錄 III 第一章 前言 1 第二章 研究目的 2 第三章 文獻探討 3
3.1 TVS的種類 3
3.1.1 SILICON JUNCTION BREAKDOWN SUPPRESSORS 3
3.1.2 火花間隙 4
3.1.3 矽閘流體突波消除器 5
3.1.4 METAL OXIDE V ARISTORS 6
3.1.5 傳統的TVS 7
3.2新的TVS結構 8
3.3 LDMOSFET的結構 11 第四章 研究方法 13
4.1 Diode string的模擬 13
4.2 HSPICE模擬 17
4.3 LA YOUT設計 19
4.4元件的量測與分析 23 第五章 結果與討論 29 參考文獻 30
第一章 前言
在未來的Integrated Circuit（IC）上，gate oxide的厚度與供給的電壓愈來愈小以期達 到改善整體的元件密度、速度及能量上的流失。功率 MOSFETs 在電力電子的應用極為廣 泛，但是在高功率的電子設備中，總會有一些電壓突波或是一些外在的干擾如ESD等，而 這些突波有可能會超過 MOSFETs 的崩潰電壓值，為了消除這些意外的過電壓，現在市面 上已經有很多可用的的半導體元件，但是大家還是繼續在研究出更好的保護機制。
本篇報告所研究的 TVS 元件有別於一般市面上的元件，主要是利用 diode string 與 LDMOSFET做一個結合，它的優點是不但能造成元件能更符合各種不可預知的突波，更因 為在製程上是做在同一片 chip，能大幅減少成本的支出，也可以提升元件的穩定性，且之 後元件具有很多元化的特性，只要調整一些簡單的結構，就能更符合所需電路的需求度。
第二章 研究目的
本篇報告的設計目標是要能應用在保護電路，我們所期望設計的是40V的暫態消除元 件，利用並聯在要保護電路之前，以濾掉意外的突波。因此我們會先介紹TVS的各種種類 及傳統上的結構，並提出新結構的的想法及操作機制。之後再討論 LDMOSFET 的結構、 發展和其崩潰的機制。接著則是利用Medici軟體做diode string上的各種模擬，接下來則是 利用H-spice軟體做這次下線元件的電路模擬，再針對整個結構做 layout 設計的討論，最後 則是將實際下線的元件量測出其特性，討論其中成功與失敗的因素，並針對其做改進。最 後，對此次的研究做個總結，歸納前面所寫的，希望此研究以後能實際在業界能夠有所應 用，也提供大家一個新的思考方向。
第三章 文獻探討
傳統的 TVS 元件是以 n + p + 的齊納二極體(Zener diode)，或是以 Metal-Oxide Varistors (MOV) 的陶瓷壓變電阻器來擔任元件崩潰後引導電流，使其不至於流入被保護電路的功能 [1]。但是這兩種元件各有其缺點：齊納二極體漏電流較大、接面電容大、而且具有正溫度 係數；MOV元件各項規格與特性不穩定，往往會隨電流的大小而變動。因此，近年來在電 子系統越來越精緻的趨勢之下，對於規格嚴謹穩定的TVS元件的需求就越來越迫切。一個 典型 TVS 元件的電流-電壓特性如圖(3-1)所示，對應於某個特定漏電流的電壓會被定義成 崩潰電壓，崩潰電壓的 0.8 倍定義為 stand-off voltage，而對應到額定電流或是突波電流峰 值的電壓被定義成夾止電壓(clamping voltage)[2]。
圖（3-1） 典型TVS元件的電流-電壓特性
3.1 TVS的種類
好的Transient V oltage Suppressor(TVS)元件主要看它的耐用度，且不能影響系統原先的 正常運作。所選取的元件最好要具備以下幾項特性：1.快速的反應2.適合的電壓，3.小面積 及小的漏電流，4.高且突然的電流容忍度，5.低費用。TVS是一個可消除過高電壓的元件， 且傳統上其運作主要是靠PN junction突然的崩潰電壓，一般低崩潰電壓需要高的濃度，但 是這樣又會導致漏電流及電容的上升，所以在近幾年的發展中，研究的方向也就是往這幾 點因素做改進，在這先介紹一些傳統上的TVS元件[3]。
3.1.1 SILICON JUNCTION BREAKDOWN SUPPRESSORS
現今大部分可用的矽元件突波消除器原理都是基於PN接面崩潰的電子特性，對崩潰 電壓要求逐漸降低，範圍是 6-450V。 市場上最常用的大概有兩種，單向和雙向的元件，
單向具有二極體的電子特性，而雙向則是具有背對背 PN 接面的電子特性，它們能忍受最 大極值的功率有300W 、600W 、1500W 、5000W 和15kW 。如果超過15kW ，則消除器通過 會有超過一個以上的矽結構組合而成，近幾年有很多研究已經做出脈衝功率容忍度更高的 元件，然而也使得崩潰電壓被限制在 150V 附近，很難再往上升，所以就有新結構的想法 一再被提出[4]。
3.1.2火花間隙(Sparkgap)
火花間隙是一種由兩種或多種電極所組成的臨界電壓開關，又稱氣體放電管（Gas Discharge Tube ）這些電極是由絕緣體來分開。火花間隙之構造是由一個密閉陶瓷管內含惰 性氣體，若電極間隙兩端電壓很小時，這些氣體就像是一個良好的絕緣體，且間隙就類似 一個高阻抗，而當電壓增加時，會造成內部氣體游離而使其導通並產生足夠電流，電極間 隙因更多的電離而轉移為放電狀態，當放電過程後，電流降低致電極恢復不導通狀態，所 以此氣體特性當突波發生時能快速反應且吸收大量的能量[5][6]，典型的火花間隙結構如圖 (3-2)，其中氣體放電管可藉由調整其內部氣體種類與壓力來獲得所需的崩潰電壓，典型之 氣體放電管其崩潰電壓約為60-3000V 。氣體放電管之優點為高絕緣阻抗（MΩ）、低輸入電 容（約<1pF ），快速的恢復時間與反應速度極快，瞬間可引導之突波電流高達數kA[7]。然 而當兩電極之電壓逐漸增加達到絕緣氣體所能承受之最大值時，兩電極間絕緣氣體遭破 壞，產生火花放電現象，而此火花間隙放電器如圖 （3-3） 所示，其電極是由兩個半徑為r(mm) 的金屬球導體組成，兩金屬球間的距離為d(mm)，火花放電電壓為V(Volt)，空氣中崩潰之 電場強度E(kV/mm)，若兩極間之絕緣物質為空氣時，則兩電極之間隙大小與放電電壓的關 係，可由下式（3.1）表示
2 0.9 d r V E d r + =
(3.1)
圖（3-2） 火花間隙內部的詳細結構
圖（3-3） 火花間隙放電器
3.1.3 矽閘流體突波消除器（SILICON THYRISTOR SUPPRESSORS ）
這種消除器是基於一個四層的 PNPN 矽結構，而其元件特定參數的關係如圖(3-4)。當 被特定在1ms 標準脈衝指數時，可用商業性的元件會有一個峰值電流( PP I )最大的容忍度限 制在 100A ，不過對一個 8/20μs 期間的標準指數脈衝， PP I 的值就上升到 300A ，而元件的 電壓工作範圍是60-400V 。因為元件操作跨壓不能超過3-5V ，所以對1ms 指數脈衝，最大 的峰值脈衝功率不能超過 500 W ，這種消除器主要是用在長途電信系統。圖（3-4）中顯示 的電壓參數依序為 stand-off 電壓( D V )、崩潰電壓( BR V )、breakover 電壓( BO V )，而電流參數 對應圖(3-4)分別為最大的stand-off 漏電流( D I )、崩潰電流( BR I )、breakover 電流( BO I )、最小 的導通狀態電流( H I )和轉換導通電流( T I )[4]。
圖（3-4） 電流-電壓轉換特性和特定的矽閘流體消除器參數
3.1.4 METAL OXIDE V ARISTORS (MOV)
MOV這個元件通常在直徑約為3-33mm的圓盤上被製造而成，且在兩個金屬接觸中的 圓盤材料是由許多的氧化鋅(ZnO)細粒所組成，這些細粒和非細粒的交界處大約就像是在串 聯和並聯狀態下背對背 PN 結構一樣，而圓盤上的直徑和厚度可以決定元件的電子特性， 大多數在業界可用的MOV元件直徑為以下幾種：5、7、10、14、20、25和33 mm。另一 部份變阻器(varistor)元件是用碳化矽(SiC)半導體原料，但是它的反應表現並沒有像 MOV 元件那麼出色，當進入在垂直區域的高階電流之前，變阻器的 I-V 特性存在著一個極值的 漏電流，而這個元件是根據電壓在電流為1mA 時所量測的值來做分類，且這個電壓被定義 V (root mean square voltage)的一點六倍[8]。通常變阻器的電子電阻會隨著使用電壓之 為是
rms
大小而改變，表(3.1)為其共通電子符號與一般的導通電性[9]。對直徑為5和7mm的變阻器 而言，定義的電壓範圍在 18-500V 之間，而對直徑在 10mm或是其它變阻器，其電壓範圍
E )，其 變為18-1000V。如考慮到突波電壓的吸收，則對元件會有一個最大容忍突波能量(
sa
最大值約為1ms 指數脈衝。接面崩潰消除器裡的功率脈衝峰值容忍度在MOV中是不被定 義的，但是對最大電流峰值容忍度的定義就和之前一樣為8/20μs標準指數脈衝。
對一個單獨實用的 1ms 指數脈衝的可用變阻器，其吸收能量的最大容忍度範圍是從一
E 數值的實用突波電壓，因此，最大 焦耳到數百焦耳，且我們需定義超過1~2個明顯低於
sa
E 值和最大的電流峰值容忍度必須依實用突波的數目而決定。當提高定義電壓的數值 的
sa
E 伴隨著元件結構的厚度一起增加，這個厚度不會低於 1.5~2mm 甚至可能會到達 時，
sa
9~10mm。瞬時電壓通常會隨著元件在高階電流時發生，其值會到達電壓在電流為 1mA 時 的兩倍[4]。
表（3.1） 變阻器類型
在電流低於1mA的時候，電阻器的動作情形像是一個有超過數百兆歐姆電阻的線性電 阻器，在高電流時，其電壓電流的關係為非線性，並且具有極低的電阻。圖（3-5）所示為 一般電路中可以放置變阻器的位置。
圖（3-5） 氧化鋅電阻器保護電路
3.1.5 傳統的TVS
傳統的TVS為一崩潰二極體結構其主要功能為暫態突波抑制，也就是將高於正常電壓 的電壓突波抑制於不致破壞電路元件之忍受電壓內，如圖（3-6）所示一般其可吸收範圍在 400瓦到5000瓦的突波能量，通常和被保護的電路並聯使用。圖（3-7）為四種不同型號之 暫態突波抑制器特性曲線，只要穩態電壓低於夾止電壓，電路並不會受到保護元件的影響， 若高於穩態電壓之暫態電壓產生，暫態突波抑制器會快速反應並將夾止電壓之暫態電流引 導到地端，一般是用來保護較昂貴之 IC 電子元件免受電壓突波之損害，並且消除靜電 ESD，使電壓穩定以保護積體電路，是不可或缺的電子被動元件，而且也可以和其它元件 一起使用，如圖(3-8)所示[12]，TVS 接在濾波器之後，濾波器當第一級，而 TVS 在第二級 可做第二級保護且同時還能增加第一級濾波器的耐用性。但也是因為傳統上的結構只有用 一個簡單的二極體，在調變電壓和導通電流方面可能會有一定的限制與困難，所以在這嘗 試一個新的做法[13]。
圖（3-6） 暫態突波抑制方式
圖（3-7） 不同型號之暫態突波抑制器特性曲線
圖（3-8） 濾波器與暫態電壓消除器應用的示意圖
3.2 新的TVS結構
40-100V：此電壓的元件是以高電壓 MOSFET 為主要的結構，利用製程中複晶矽的薄膜 加上 p+ 和n+ 離子佈植的步驟製作背對背連結的二極體串列（back-to-back, BTB, diode string）如圖（3-9）所示[13]，使其連接於高電壓 MOSFET 的汲極與閘極之間，整個 MOSFET-TVS元件的結構如圖（3-10）所示[14][15][16]。
而元件的工作原理是當汲極接受的突波電壓過高使得二極體串列達到崩潰，此時如果 流過二極體串列的漏電流乘以 Rg 所得到的電壓大於 MOSFET 的臨界電壓 V TH，就會使 MOSFET 導通。因此，大電流可以流過導通的 MOSFET 保護後續的電路。此時汲極的電
壓就是所定義的夾止電壓（Clamping voltage）。
TH DS BR Diode DS C V K
I V V V + + ? ? , (3.2) 其中V Diode , BR 是二極體串列的崩潰電壓，K 是 MOSFET 的轉導(transconductance)，V TH 是 MOSFET 的臨界電壓。TVS 很重要的一個規格是希望流過的突波電流不同時，V C 的變化 不要太大。因此，定義一個參數 Clamping factor = V C (I peak )/V C (I=250mA)來規範 V C 隨電 流變化的特性。
在報告進行步驟方面，我們會針對複晶矽二極體串列和高電壓的 MOSFET 分別進行
設計。二極體串列的研究將著重在分析摻雜濃度、n + p + 區域的長度、以及 n + p + 區域的個數
等製程與設計參數對崩潰電壓 V Diode , BR 的影響。在 MOSFET 的設計方面除了要使它能承 受比V C 更大的崩潰電壓之外，還要考慮元件的 K 值、V TH 值以便得到所需要的Clamping factor ，要考慮因為功率消耗而導致的溫度上升效應對元件特性的影響，以及不同的額定 電流和元件反應時間之間的相互關係等。
本報告的目標是訂在 40V 的 TVS 結構，結構如圖（3-11）所示，MOSFET 部分是用 LDMOSFET ，而二極體部分是採用 LDMOSFET 製成所同時做出的n pw + 二極體或是 p nw + 二極體，電阻是7.5k （外接），因為這樣的結構可以大幅降低在製程中所需要的成本，並且 可以把MOSFET 和二極體做在同一片晶片上，並不需要再另外外加，可增加元件的可靠性 與降低元件的面積。LDMOSFET 的崩潰電壓為 40V ，而二極體的崩潰電壓為 15.7V （n pw + ）。我們把此結構並聯在所要保護電路之前，因此，當突波發生並使 LDMOSFET 的汲極端(drain)電壓上升至超過15.7V 時，二極體會發生崩潰並使得電流流經二極體而疏導 突波電流，而此電流會和電阻在閘極端(gate)與源極端（source ）間產生一個跨壓，一旦此 跨壓上升至超過LDMOSFET 的 t V (2.73V)時，LDMOSFET 就會導通，並且可以讓更大的電 流疏導過去。然而，如果這兩個機制都沒有辦法完全消除這個突波，突波所帶來的電荷就 會在汲極端產生累積，並使得汲極端的電壓持續上升，當電壓超過 40V 時，LDMOSFET 也會因此發生崩潰，並使得累積在汲極端的電荷能順利被疏導到地端，但因為通常突波電 流的級數很不確定，大到幾百毫安培都有可能，所以我們會並聯100個 LDMOSFET ，使其 對電流的容忍度能更大，而達到保護原有電路的功用。此結構最大的優點是元件疏導電流 的方式分為幾種機制與電壓，藉由外接電阻，我們可以適時調整閘極端與源極端的跨壓， 使其能更符合我們所不能預期的突波，且藉由這種機制，更能使元件本身的耐用度大幅提 昇。
圖（3-9
） 背對背二極體串列結構圖 圖（3-10）具有二極體串列之MOSFET-TVS 元件結構圖
OXIDE
N P N P N
P P N N
TO DRAIN TO GA TE
POLY -SILICON FILM
圖（3-11） 所設計之TVS電路圖
3.3 LDMOSFET的結構
LDMOSFET(Lateral DMOSFET)是從DMOSFET發展出來的元件，顧名思義是一個橫 向的 MOSFET，其結構如圖(3-12)所示，包括源極(source)、閘極(gate)、汲極(drain)、基底 (substrate)等四個端點。它的基本操作原理和任何MOSFET相同，都是利用閘極電壓來控制 流經源極和汲極之間的電流。比起雙極性功率元件，LDMOSFET最大的優點就是控制信號 施加於閘極，輸入阻抗非常大，即使是在開及關狀態之間，閘極電流仍很小，以致於能以 很小的控制電流切換相當大的電流，對驅動電路的設計非常容易。另一方面，LDMOSFET 藉由多數載子來傳導電流，使得元件在切換時(switch)，沒有如BJT中少數載子殘留的現象， 可以操作於很高的頻率，其頻率約在幾十 MHz 以上。此外，LDMOSFET 的電流與溫度之 關係為負溫度係數，這提供了元件操作時的穩定性，不會因為熱跑脫(thermal runaway)的問 題，造成元件過熱燒毀。
圖(3-12)中，為了提高LDMOSFET的崩潰電壓(breakdown voltage)，一般都使用低摻雜 的漂移區，來使通道與漂移區之間的空乏區寬度變寬，降低電場強度以減低元件崩潰的機 會。但這樣也造成元件的導通電阻(on resistance)過大，增加元件工作時的功率消耗。在過 去幾十年間，有關 LDMOSFET 的研究大都集中在耐壓和導通電阻的最佳化，如何兼顧耐
壓又能降低導通電阻，一直是大家努力的目標。
P-base N+
Gate Source
Source Drain Drain N-Drift Region
N+
P-substrate
圖(3-12) 橫向式LDMOSFET 結構
第四章 研究方法
這次報告所設計的TVS 元件規格是訂在40V ，在模擬方面先針對diode string 部分做各 別的研究，使用到的軟體有 medici 和tv2d 兩種，而實際下線的模擬則分別有電路的H-spice 模擬及針對layout 的設計的模擬， 因為在製程上是跟台積電(TSMC)合作， 所以在diode string 和 LDMOSFET 部分分別是用台積電原有的規格，我們所注重的部分是這個元件的電路設 計是否能符合我們原先的需求。
4.1 Diode string 的模擬
Diode string 所能承受的崩潰電壓隨著摻雜濃度、n + p + 區域的長度、以及 n + p + 區域的個
數等製程與設計參數而有所改變。由表(4-1)可知，當濃度及區域長度不變時，diode string
的崩潰電壓隨著n + p + 個數的增加而呈現等差級數的增加，表中 np 的濃度都是1× 18 10 3 cm - ，
np 個別的面積為5μm×5μm ，且接下來的模擬我們都用此濃度、長度和三組diode 的個數來 做探討。當摻雜濃度改變時，其崩潰電壓隨著摻雜濃度的增加而減小，如表(4-2)所示。而
當n + p + 區域的長度有所改變時，其崩潰電壓則是隨著區域長度的增加而相對變大，如表(4-3) 所示。所以當我們要改變diode string 的崩潰電壓以滿足整個電路的需求時，就可以輕易的 由以上幾個變數來做調整。
表（4-1） PN 個數與所對應崩潰電壓的關係 PN 的個數
一組 二組 三組 四組 崩潰電壓（V ） 20 40 60 80
表（4-2） PN 摻雜濃度與所對應崩潰電壓的關係 PN 摻雜濃度
1.0× 18 10 3 cm - 5.0× 17 10 3 cm - 1.0× 17 10 3 cm - 1.0× 19 10 3 cm - 崩潰電壓（V ） 60 62 65 56
表（4-3） PN 區域的長度與所對應崩潰電壓的關係
PN 區域的長度
5μm 10μm 15μm 20μm 崩潰電壓（V ） 60 69 78 87
但是此模擬的np 區域濃度都是靠 implant 的方式，所以製程時在P 和 N 接面一定會因 為 implant 上的誤差而造成有 misalignment 或是 overlap 區域的產生，且此現象對崩潰電壓 會有一定的影響，所以我們又特別針對此一部份做相關的模擬。假設當 misalignment 的長 度為2μm 時，跟原本的崩潰電壓相比，如圖（4-1），新的崩潰電壓明顯因為有 misalignment 區域而從原本的60V 增加到145V ，如圖（4-2），對崩潰電壓的影響是非常的大，不過現有
的製程技術出現那麼大誤差的 implant 已經很少見。繼續將 misalignment 的間距縮小到 1μm，如圖（4-3），我們發現其崩潰電壓降到 93V 附近，很明顯因為 misalignment 間距縮 小而造成崩潰電壓有相對下降的趨勢。最後我們模擬 misalignment 間距只有0.5μm的情況， 發現其崩潰電壓一樣因為間距的縮短而有下降的趨勢，大概在 70V 附近發生崩潰，如圖 （4-4）所示，所以我們知道隨著誤差的縮小對崩潰電壓的影響也會相對變小。同時，我們 也做了有關overlap情況的模擬，間距是0.5μm，如圖 （4-5），我們觀察到雖然跟misalignment 一樣都是 0.5μm 的間距，但是 overlap 的崩潰電壓大概發生在 64V 附近，比 misalignment 的情形小了 6V，其原因推究是 overlap 區域雖然 doping 因濃度相同而互相抵消，以為跟 misalignment 一樣，但是 overlap 在相抵銷區域應該還是會有少數載子存在其中，當電壓增 加時，少數載子活動率變大而產生些微的電流，因而降低了overlap的崩潰電壓。
圖（4-1） 沒有 misalignment 的diode string 的崩潰電壓電性圖
圖（4-2） misalignment 為2μm的diode string 崩潰電壓電性圖
圖（4-3） misalignment 為1μm的diode string 潰電壓壓電性圖
圖（4-4）misalignment 為0.5μm的diode string 潰電壓壓電性圖
圖（4-5） overlap 為0.5μm的diode string崩潰電壓電性圖
我們也針對順反偏壓以及 misalignment 和 overlap 四種的崩潰電壓做一個比較，如圖 （4-6），間距為0.5μm，綠色和藍色是順偏，得到崩潰電壓最小，紅色和黃色是反偏，得到 的崩潰電壓較大，且紅色及藍色是 misalignment 的情形，黃色及綠色是overlap的情形，圖 中看出 overlap 崩潰電壓比 misalignment 的稍微小一點，而圖（4-7）是間距為 1μm，同樣 的，跟上一張圖有相似的結果，且從他們的斜率可以看得出，間距1μm時的電阻明顯要比 間距0.5μm時要大，所以可知間距越大，其崩潰電壓及電阻也會相對的提高。
圖（4-6）四種間距為0.5μm的diode string崩潰電壓電性比較圖
圖（4-7）四種間距為1μm的diode string崩潰電壓電性比較圖