数字逻辑电路与系统上机实验报告
实验一组合逻辑电路的设计与仿真
学校：哈尔滨工业大学
院系：电信学院通信工程系
班级：1205102
学号：11205102
姓名：
哈尔滨工业大学
实验一组合逻辑电路的设计与仿真
2.1 实验要求
本实验练习在Maxplus II环境下组合逻辑电路的设计与仿真，共包括5个子实验，要求如下：
2.2三人表决电路实验
2.2.1 实验目的
1. 熟悉MAXPLUS II原理图设计、波形仿真流程
2. 练习用门电路实现给定的组合逻辑函数
2.2.2 实验预习要求
1. 预习教材《第四章组合逻辑电路》
2. 了解本次实验的目的、电路设计要求
2.2.3 实验原理
设计三人表决电路，其原理为：三个人对某个提案进行表决，当多数人同意时，则提案通过，否则提案不通过。
输入：A、B、C，为’1’时表示同意，为’0’时表示不同意；
输出：F，为’0’时表示提案通过，为’1’时表示提案不通过；
波形仿真。
2.2.4 实验步骤
1. 打开MAXPLUS II, 新建一个原理图文件，命名为EXP2_
2.gdf。
2. 按照实验要求设计电路，将电路原理图填入下表。
制输入信号A、B、C的波形（真值表中的每种输入情况均需出现）。
4. 运行仿真器得到输出信号F的波形，将完整的仿真波形图（包括全部输入输
2.3 译码器实验
2.3.1实验目的
熟悉用译码器设计组合逻辑电路，并练习将多个低位数译码器扩展为一个高位数译码器。
2.3.2实验预习要求
1. 预习教材《4-2-2 译码器》一节
2. 了解本次实验的目的、电路设计要求
2.3.3实验原理
译码器是数字电路中的一种多输入多输出的组合逻辑电路，负责将二进制码或BCD码变换成按十进制数排序的输出信息，以驱动对应装置产生合理的逻辑动作。商品的译码器品种较多，有2-4线、3-8线、4-10线及4-16线等。本实验练习对双2-4线译码器74LS139的扩展，并用其实现特定的组合逻辑。74LS139包含两个2-4线译码器，其输入输出如下：
74LS139中译码器1真值表如下：
74LS139中译码器2真值表如下：
要求使用两片74LS139实现逻辑函数(,,,)(2,7,13,15)F A B C D m =∑，在MAXPLUS II 环境下完成电路的设计与波形仿真。
2.3.4 实验步骤
1. 打开MAXPLUS II, 新建一个原理图文件，命名为EXP2_3.gdf 。
制输入信号A 、B 、C 、D 的波形（每种输入情况均需出现）。
4. 运行仿真器得到输出信号F 的波形，将完整的仿真波形图（包括全部输入输
2.4 数据选择器实验
2.4.1实验目的
熟悉用数据选择器设计组合逻辑电路，并练习将多个低位数数据选择器扩展为一个高位数数据选择器。
2.4.2实验预习要求
1. 预习教材《4-3-1 数据选择器》一节
2. 了解本次实验的目的、电路设计要求
2.4.3实验原理
数据选择器是一种能从多路平行输入数据中，选择1路作为输出信号的电路，是又一类重要的组合功能电路。本实验练习对双2-4线译码器74LS153的扩展，并用其实现特定的组合逻辑。74LS153包含两个2-4线译码器，其输入输出如下：
74LS153的真值表如下：
要求使用两片74LS153实现逻辑函数(,,,)(2,7,13,15)F A B C D m =∑，在MAXPLUS II 环境下完成电路的设计与波形仿真。
2.4.4 实验步骤
1. 打开MAXPLUS II, 新建一个原理图文件，命名为EXP2_4.gdf 。
3. 新建一个波形仿真文件，命名为EXP2_
4.scf ，加入所有输入输出信号，并绘制输入信号A 、B 、C 、D 的波形（每种输入情况均需出现）。
4. 运行仿真器得到输出信号F 的波形，将完整的仿真波形图（包括全部输入输出信号）附于下表。
数据选择器实现逻辑函数仿真波形图
2.5 ‘101’序列检测电路实验
2.5.1实验目的
练习灵活运用中规模集成功能组件及基本逻辑门实现功能较复杂的组合逻辑电路。
2.5.2实验预习要求
1. 预习教材《4-6 组合电路的设计》一节
2. 了解本次实验的目的、电路设计要求
2.5.3实验原理
设计一个组合逻辑电路，其输入为六位二进制数X5, X4, X3, X2, X1, X0，输出为三位二进制数Y2, Y1, Y0，如下图所示。
电路的功能为：在六位输入数据中寻找连续三个比特为’101’的串，输出首个’101’出现的位置(最低位’1’所在的序号)；若输入序列中不包含’101’，则输出端全部置1。
例如：输入为001010时，’101’出现在X3,X2,X1的位置，故输出为001 (X1的序号)；输入为101010时，首个’101’出现在X5,X4,X3的位置，故输出为011 (X3的序号)；输入为100110时，不包含’101’，此时输出111。
可选用编码器(74LS148)、译码器(74LS139)、数据选择器(74LS153)配合适当的门电路完成设计。
2.5.4实验步骤
1. 打开MAXPLUS II, 新建一个原理图文件，命名为EXP2_5.gdf。
2. 按照实验要求设计电路，将电路原理图填入下表。
3. 新建一个波形仿真文件，命名为EXP2_5.scf，加入所有输入输出信号，并绘制输入信号X0-X5的波形（至少包含001010, 101010, 100110三种情况）。
4. 运行仿真器得到输出信号Y2, Y1, Y0的波形，将完整的仿真波形图（包括全
2.6实验的心得体会
在这次上机实验中，我学到了很多。特别是是学习和掌握了MAXPLUS II 这一软件，这使我知道了在今后的数字电路学习的过程中，如何将理论课上所学的知识运用在仿真实验中，并使之能得到验证。此外，我还意识到做仿真实验时要多动脑，选出最好的方法，一件事往往有多种解决方法，一个好的方法，不仅能使事情事半功倍，而且往往决定最后的成与败；还要注意细节，细节决定成败，这句话在这次上机实验中得到了充分的印证。最后，通过这次上机实验，我复习了很多有关数电组合逻辑电路和时序逻辑电路方面的知识，对数字电路的基本原理有了更深入的了解，复习了基础知识。
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
H a r b i n I n s t i t u t e o f T e c h n o l o g y 单片机原理与应用 实验报告 学生姓名： 学号： 班级： 专业： 任课教师： 所在单位： 2013年5月
软件实验 在软件实验部分，通过实验程序的调试，使学生熟悉MCS-51的指令系统，了解程序设计过程，掌握汇编语言设计方法以及如何使用实验系统提供的调试手段来排除程序错误。 实验一清零程序 一、实验目的 掌握汇编语言设计和调试方法，熟悉键盘操作。 二、实验内容 把2000~20FFh的内容清零。 三、程序框图 四、实验过程 实验中利用MOVX语句，将外部存储器指定内容清零。利用数据指针DPTR完成数据传送工作。程序采用用循环结构完成，R0移动单元的个数，可用CJNE比较语句判断循环是否结束。 五、实验结果及分析 清零前清零后
【问题回答】清零前2000H~20FFH中为内存里的随机数，清零后全变为0。 六、实验源程序 AJMP MAIN ORG 0640H MAIN: MOV R0, #00H MOV DPL, #00H MOV DPH, #20H LOOP: MOV A, #00H MOVX @DPTR, A INC DPTR INC R0 CJNE R0, #0FFH, LOOP MOVX @DPTR, A END 实验二拆字程序 一、实验目的 掌握汇编语言设计和调试方法。 二、实验内容 把2000h的内容拆开，高位送2001h低位，低位送2002h低位，2001h、2002h高位清零，一般本程序用于把数据送显示缓冲区时用。 三、程序框图 四、实验过程 将寄存器中内容送入2000H，分别将高低四位移到低位，将高四位置零然后移入2001H 和2002H中。利用MOVX语句、DPTR指针可实现数据的传送，利用高低四位交换语句SWAP和与语句ANL可进行对高低位的清零。
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
计算机网络课程实验报告 实验5：利用Ethereal分析TCP、UDP、ICMP协议 继续学习Ethereal的使用； 利用Ethereal分析TCP、UDP和ICMP协议。 TCP协议采用了哪些机制保证可靠数据传输。（3分） 数据重传和数据确认应答机制 Traceroute的工作过程，用自己的话来描述，200字以内，超过酌情扣分。 （4分） 构造数据包，来检查到达一个主机时经过了哪些路由。主机发送给目的地址的数据包的TTL是从1逐个递增的，而数据包每到达一个路由器，它的TTL值就会减1，当TTL减到0时，该数据包被取消，传回一个数据包给主机，我们就能捕获这个路由器的IP地址了。如果收到"超时错"，表示刚刚到达的是路由器，而如果收到的是"端口不可达" 错误，表示刚刚到达的就是目的主机，路由跟踪完成，程序结束。 阐述一下为什么应用程序开发者会选择将应用程序运行在UDP而不是TCP 之上？（3分） UDP没有拥塞控制机制，发送方可以以任何速率向下层注入数据。很多实时应用是
可以容忍一定的数据丢失的，同时又对速率有很高要求（比如在线视频播放），这时开发者会倾向选择UDP协议，避免使用TCP协议的拥塞控制机制产生的分组开销。 实验过程： 使用Ethereal分析TCP协议: (15分)得分：抓取本机与https://www.doczj.com/doc/2b7814323.html,/ethereal-labs/alice.txt通信过程中的网络数据包。根据操作思考以下问题： 客户服务器之间用于初始化TCP连接的TCP SYN报文段的序号（sequence number）是多少？在该报文段中，是用什么来标示该报文段是SYN报文段的？ Seq=0 Flags中的syn位为1，ack位为0，说明是syn报文段 服务器向客户端发送的SYNACK报文段序号是多少？该报文段中，Acknowledgement字段的值是多少？https://www.doczj.com/doc/2b7814323.html,服务器是如何决定此值 的？在该报文段中，是用什么来标示该报文段是SYNACK报文段的？ Seq=0 Ack=1,服务器根据客户端发送的SYN报文的Seq值加一后得到此值 Flags中的Ack和Syn位都为1，所以是SYNACK报文
第五次试验报告 实验五 译码器 一、实验目的要求 1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能 2、掌握译码器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号 T4138是一个3线—8线译码器，它是一种通用译码器，其逻辑符号如图1所示。 图1 其中，A 2、A 1、A 0是地址输入端，Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端，S 1、 S 2、S 3是使能端，当S 1=1， S 2+S 3=0时，器件使能。 2、T4138的管脚排列 T4138的管脚排列如图2所示： 图2 3、T4138的逻辑功能 T4138的功能表如下表所示： Y Y Y Y Y Y Y 32 （a ）原SJ 符号 （b ）GB 符号
3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器。 4、用T4138实现一个逻辑函数 译码器的每一路输出，实际上是地址码的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能方便地实现逻辑函数。 本试验要求实现以下逻辑函数： Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ???=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数，实验线路见下图（图3）： 图3 5，用两个3线—8线译码器组成一个4线—16线的译码器 4线—16线的真值表为： “0Y
实验四数据选择器 一、实验目的 1. 熟悉中规模集成数据选择器的逻辑功能及测试方法。 2. 学习用集成数据选择器进行逻辑设计。 二、实验原理 数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1、…和一个输出端Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。 中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图7—1所示，其中D0，D1，D2，D3为四个数据输入端，Y为输出端，A1，A2为控制输入端(或称地址端)同时控制两个四选一数据选择器的工作，G为工作状态选择端(或称使能端)。74LS153的逻辑功能如表7—1所示，当1 =G G时电路不工作，此 1= 2 ) ( 时无论A1、A0处于什么状态，输出Y总为零，即禁止所有数据输出，当( =G G时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选1= ) 2 中数据D1输出。 图7—1 图7—2 表7—1
当G =0时，74LS153的逻辑表达式为 中规模集成芯片74LS151为八选一数据选择器，引脚排列如图7—2所示。其中D 0—D 7为数据输入端，)(Y Y 为输出端，A 2、A 1、A 0为地址端，74LS151的逻辑功能如表7—2所示。逻辑表达式为 数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。 用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。 表7—2 例：用八选一数据选择器实现逻辑函数 CA BC AB F +== D A A D A A D A A D A A Y 3 1 2 1 1 1 1 +++= D A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y 7 2 6 1 2 5 1 2 4 1 2 3 1 2 2 1 2 1 1 2 1 2 +++ ++++=
. .. 数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通信工程 专业： ： 学号： 指导老师：
多功能数字钟 一、设计任务及要求 （1）拥有正常的时、分、秒计时功能。 （2）能利用实验板上的按键实现校时、校分及清零功能。 （3）能利用实验板上的扬声器做整点报时。 （4）闹钟功能 （5）在MAXPLUS II 中采用层次化设计方法进行设计。 （6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。
（1）计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件如下： 生成的二十四进制计数器注： 利用使能端，时钟信号，清零以及预置数功能连成24进制。
用两个74160连成的60进制计数器，原图及生成的器件如下： 生成的六十进制计数器 （2）校时模块 校时模块设计要求实现校时，校分以及清零功能。 *按下校时键，小时计数器迅速递增以调至所需要的小时位。 *按下校分键，分计数器迅速递增以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，
Harbin Institute of Technology 天线原理实验报告 课程名称：天线原理 班级： 姓名： 学号： 同组人： 指导教师： 实验时间： 实验成绩： 注：本报告仅供参考 哈尔滨工业大学
一、实验目的 1. 掌握喇叭天线的原理。 2. 掌握天线方向图等电参数的意义。 3. 掌握天线测试方法。 二、实验原理 1. 天线电参数 (1).发射天线电参数 a.方向图：天线的辐射电磁场在固定距离上随空间角坐标分布的图形。 b.方向性系数：在相同辐射功率，相同距离情况下，天线在该方向上的辐射功率密度Smax与无方向性天线在该方向上的辐射功率密度S0之比值。 c.有效长度：在保持该天线最大辐射场强不变的条件下，假设天线上的电流均匀分布时的等效长度。 d.天线效率：表征天线将高频电流或导波能量转换为无线电波能量的有效程度。 e.天线增益：在相同输入功率、相同距离条件下，天线在最大辐射方向上的功率密度Smax与无方向性天线在该方向上的功率密度S0之比值。 f.输入阻抗：天线输入端呈现的阻抗值。 g.极化：天线的极化是指该天线在给定空间方向上远区无线电波的极化。 h.频带宽度：天线电参数保持在规定的技术要求范围内的工作频率范围。 (2).接收天线电参数:除了上述参数以外，接收天线还有一些特有的电参数：等效面积和等效噪声温度。 a.等效面积：天线的极化与来波极化匹配，且负载与天线阻抗共轭匹配的最佳状态下，天线在该方向上所接收的功率与入射电波功率密度之比。 b.等效噪声温度：描述天线向接收机输送噪声功率的参数。 2. 喇叭天线 由逐渐张开的波导构成，是一种应用广泛的微波天线。按口径形状可分为矩形喇叭天线与圆形喇叭天线等。波导终端开口原则上可构成波导辐射器，由于口径尺寸小，产生的波束过宽；另外，波导终端尺寸的突变除产生高次模外，反射较大，与波导匹配不良。为改善这种情况，可使波导尺寸加大，以便减少反射，又可在较大口径上使波束变窄。 (1).H面扇形喇叭：若保持矩形波导窄边尺寸不变，逐渐张开宽边可得H面扇
《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中
1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试
图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1
数字电路实验 实验要求： 1. 遵守实验室规则，注意人身和仪器设备的安全。 2. 预习并按规范写好预习报告，否则不能参加实验。 3. 进入实验室后保持安静，对号入座， 4. 将预习报告置于实验桌右上角，待指导教师检查。 5. 完成实验任务后，保持实验现场，报请老师验收。验收时需清楚简练地向老师介绍实验情况、证明自己已完成了实验任务。 6.实验成绩由预习报告、实验效果与实验纪律、独立动手能力、实验报告等综合决定。 实验报告内容要求 1. 实验名称、实验者姓名、实验时间地点和指导教师等。 2. 实验目的与要求。 3. 实验用仪器仪表的名称和型号。 4. 实验电路和测试电路。包括实验所用的器件品种、数目和参数。 5. 实验内容、步骤，在这部分内容中，应用简明的语言或提纲给出实验的具体内容，步骤、记录实验中的原始数据，绘制出根据观察到的波形整理出的图表、曲线，反映在实验中遇到的问题及处理的经过。如对原实验方案进行了调整，则应写出调整方案的理由和调整情况。 6. 实验结果及分析。实验结果是对实验所得的原始数据进行分析计算后得出的结论。可以用数值或曲线表达，实验结果应满足实验任务的要求。 7. 实验小结。总结实验完成的情况，对实验方案和实验结果进行讨论，对实验中遇到的问题进行分析，简单叙述实验的收获、体会等。 8. 参考资料。记录实验进行前、后阅读的有关资料，为今后查阅提供方便。
实验一TTL与非门参数测试及使用 一、实验目的 1、学习TTL和CMOS门电路的逻辑功能测试方法，加深认识TTL与CMOS门电路的 电平差异。 2、通过测试TTL与非门的电压传输特性，进一步理解门电路的重要参数及其意义（包 括U OL、U OH、U ON、U OFF、U TH、U NL、U NH）。 3、了解一般的集成门电路器件的常用封装形式和引脚排列规律，掌握使用方法。 4、熟悉数字实验箱的结构和使用方法。 二、预习要求 1、TTL与CMOS门电路的逻辑功能及闲置输入端的处置方法。 2、电压传输特性曲线及其所表征的主要参数的意义。 3、设计实验数据纪录表格 三、实验内容 1、测试TTL与非门74LS00和CM0S或非门CC4001逻辑功能。 （1）识别72LS00和CC4001的封装及引脚排列。 （2）正确连接测试电路，特别注意直流工作电压的大小和极性。 （3）测试它们的真值表，要求纪录输入高低电平（U IL、U IH）和输出高低电平(U OL、U OH)。 （4）实验TTL和CMOS门电路的输入端悬空对门电路输出的影响。 2、测试TTL与非门电压传输特性。 （1）正确连接测试电路，特别注意实心电位器的连接，连接错误易损坏电位器。 （2）注意在特性曲线的转折处应适当增加测量点。 （3）正确读取数据并纪录。 四、实验报告 1、书写格式要规范，书写认真、字迹清晰。 2、实验报告内容要齐全 3、测试的原始数据要真实，不能随意修改原始数据。 4、绘制TTL门的传输特性曲线，并根据曲线标出U ON、U OFF、U TH及U NL、U NH。 5、实验结果分析与小结 实验二组合逻辑电路设计 一、实验目的 1、学习用小规模集成电路设计组合逻辑电路的方法，进一步掌握组合逻辑电路的 分析和设计方法。 2、学习用中规模集成电路实现组合逻辑函数的方法 3、学习数字电路实验中查找电路故障的一般方法。 二、预习要求 1、组合逻辑电路分析、设计的一般方法。 2、用译码器和数据选择器实现组合逻辑函数的方法。 3、画出用译码器74LS138实现半加器的电路图。 三、实验内容 1、用与非门实现半加器。
数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测
出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。
计算机网络与通信实验报告（一）学号姓名班级报告日期 2015.04.15 实验内容网络常用命令的使用 实验目的1.熟悉网络命令的使用，例如ping，tracert，netstat，ipconfig等，对结果进行分析判断。 2.熟悉dns的层次查询，以及smtp协议。 实验预备知识结合实验报告相关知识以及老师课堂演示、笔记。 实验过程描述1.按照实验报告步骤所指，一步步熟悉ping tracert ipconfig 等网络命令，并对结果进行相应分析、截图。 2.Dns层次查询时，首先网上搜索全球13 个根域名服务器的ip，选择其中一个ip 对学校主页https://www.doczj.com/doc/2b7814323.html, 进行层次分析，依次进行cn https://www.doczj.com/doc/2b7814323.html, https://www.doczj.com/doc/2b7814323.html, https://www.doczj.com/doc/2b7814323.html, 的域名分析，最终得到主页ip，然后使用ping命令ping得主页ip 相比较，结果一致，查询成功。 3.熟悉掌握SMTP协议。Dos 命令下依次输入telnet相关命令，并使用事先转换成base64 的用户名、密码登陆邮箱。登陆成功后给自己的邮箱发送信息，最后退出。操作、邮箱截图如下。 实验结果见表格下方截图。 实验当中问题及解决方法1、telnet命令刚开始dos无法识别，属于不认识的命令。上网查询资料后，在控制面板中设置后成功解决。 2、熟悉SMTP协议时，telnet 登陆邮箱并发送信件，期间出现好多错误，比如单词拼写错误，指令错误。重复多次后最终成功实现。 成绩（教师打分）优秀良好及格不及格
实验相关截图 一、网络命令的使用 1.ping 命令
2.tracert 命令
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
数字电路实验报告 学号：姓名：班级：% % %
目录 实验一组合逻辑电路分析 (1) 一、实验目的 (1) 二、实验原理 (1) 三、实验内容 (1) 实验二组合逻辑实验(一)——半加器和全加器 (3) 一、实验目的 (3) 二、实验原理 (3) 三、实验内容 (4) 实验三组合逻辑实验（二）数据选择器和译码器的应用 (6) 一、实验目的 (6) 二、实验原理 (6) 三、实验内容 (7) 实验四触发器和计数器 (9) 一、实验目的 (9) 二、实验原理 (9) 三、实验内容 (10) 实验五数字电路实验综合实验 (12) 一、实验目的 (12) 二、实验原理 (12) 三、实验内容： (13) 实验六555集成定时器 (15) 一、实验目的 (15) 二、实验原理 (15) 三、实验内容 (16) 实验七数字秒表 (19) 一、实验目的 (19) 二、实验原理 (19) 三、实验内容 (21)
实验一组合逻辑电路分析 一、实验目的 掌握逻辑电路的特点； 学会根据逻辑电路图分析电路的功能。 二、实验原理 74LS00集成片有四块二输入与非门构成，逻辑表达式为。 74LS20由两块四输入与非门构成。逻辑表达式为。 三、实验内容 实验一、根据下列实验电路进行实验：
实验二、分析下图电路的密码 密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。否则，报警信号为”1”，接通警铃。
实验二 组合逻辑实验(一)——半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。 预习内容 复习用门电路设计组合逻辑电路的原理和方法。 复习二进制的运算。 利用下列元器件完成：74LS283、74LS00、74LS51、74LS136； 完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图； 完成用“异或”门设计的3变量 判奇电路的原理图。 二、实验原理 1、半加器 半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种组合逻辑电路。 如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半加器。实现 说明：其中，A 、B 是两个加数，S 表示和数，C 表示进位数。 有真值表可得逻辑表达式： ?? ?=+=AB C B A B A S 2、全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 说明：其中A 和B 分别是被加数及加数，Ci 为低位进位数，S 为本位和数（称为全加和），Co 为向高位的进位数。得出全加器逻辑表达式： ?????⊕+=++=⊕⊕=+++=i i i o i i i i i C B A AB BC A C B A AB C C B A ABC C B A C B A C B A S )(
东南大学电工电子实验中心 实验报告 课程名称：数字逻辑电路设计实践 第 4 次实验 实验名称：基本时序逻辑电路 院（系）：信息科学与工程学院专业：信息工程姓名：学号： 实验室: 实验组别： 同组人员：无实验时间： 评定成绩：审阅教师：
时序逻辑电路 一、实验目的 1.掌握时序逻辑电路的一般设计过程； 2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3.掌握时序逻辑电路的基本调试方法； 4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 二、实验原理 1.时序逻辑电路的特点（与组合电路的区别）： ——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。 2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器） 触发器实现状态机（流水灯中用到） 3.时序电路中的时钟 1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端） 2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过 电路产生，就是用到此原理。 4.常用时序功能块 1)计数器（74161） a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联 b)序列发生器 ——通过与组合逻辑电路配合实现（计数器不必考虑自启动） 2)移位寄存器（74194） a)计数器（一定注意能否自启动） b)序列发生器（还是要注意分析能否自启动） 三、实验内容 1.广告流水灯 a.实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 ①写出设计过程，画出设计的逻辑电路图，按图搭接电路。 ②将单脉冲加到系统时钟端，静态验证实验电路。 ③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。 b．实验数据 ①设计电路。 1）问题分析 流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。
数字电路实验报告一 4-bit Full Adder Design 1.1 Requirement of the Experiment Design a 4-bite Adder to add A(A3A2A1A0) and B(B3B2B1B0),output 4-bit Sum S=A+B and the COUT as the carry. 1.2 Experiment Target 1. Learn the Logic Diagram Input Method with ispDesignLEVER. 2. Understand how to deisgn a test vector file in ABEL-HDL. 3. To be familiar with the PLD Experiment System(PLD-PAC-1). 4. To know the drawing method of Logic Diagram in ispDesignLEVER and its function simulation process. 5. Know the principles and structure of 4-bit Ripple Adder.
1.3 Step of Experiment 1. Use Schematic Editor to input the logic diagram of a 4-bit adder(*.sch) 2. Input the ABEL-HDL test vector file(*.abv) 3.Do the function simulation with the above test vector and check the output vaild according to the waveforms until to error happens. 4.Specify the input and output Pin No. by connecting I/O PAD to input and output of above 4-bit adder. Switch S8-S5(34-37)and S4-S1(38-41)on PLD Experimental System can be used as input A and B,LED6(18-15 ) and LED5(14-11) as the output S(Sum). L8 can be used to show the carry (Cout).Note that L1-L8(83-76) is active-low. 5.Do the Fit Design function to generate the circuit JED file. 6.Download the JED into the chip on PLD Experiment System and verify the results. 1.4 Experiment Content Circuit Diagram(*.sch)