MAX 7000A 可编程逻辑设备
特性：
高性能 3.3V基于EEPROM的可编程逻辑内置第二代多阵列矩阵器件（PLD）
（MAX?）架构（见表1）
■3.3V在系统可编程（ISP）兼容内置的IEEE 1149.1标准、联合测试行为组织（JTAG）接口标准与先进的引脚锁定功能
- MAX7000AE设备在系统可编程（ISP）电路符合IEEE 1532标准。
- EPM7128A和EPM7256A设备ISP电路兼容IEEE 1532标准。
■内置边界扫描测试（BST）电路兼容IEEE 1149.1标准。
■支持JEDEC标准测试和编程语言（STAPL）JESD-71
■增强的ISP功能
- 增强的ISP算法更快的编程（不包括EPM7128A和EPM7256A装置的）
- ISP_Done位，以确保完整的编程（不包括EPM7128A和EPM7256A装置的）
- 上拉电阻在系统编程的I / O引脚
■引脚兼容与流行的5.0V MAX7000S设备
■高密度PLD的范围从600到10000个可用门
■扩展温度范围
对于系统可编程5.0V MAX7000或2.5V MAX7000B设备的信息，请参阅“MAX7000可编程逻辑器件系列数据表”或“MAX7000B可编程逻辑器件系列数据表”。
更多的特性：
■4.5 ns的引脚到引脚的逻辑延迟计数器频率高达227.3兆赫
■MultiV olt TM I / O接口使设备的核心运行在3.3 V，而I / O引脚兼容5.0 V，3.3 V，2.5 V逻辑电平
■引脚数从44至256不等的各种薄型四方扁平封装（TQFP），塑料四方扁平封装（PQFP），球栅阵列（BGA），带引线塑料芯片载体（PLCC）
■支持热插拔MAX7000AE器件
■可编程互连阵列（PIA）连续路由结构快速，可预测的性能
■PCI兼容
■总线型架构，包括可编程摆率控制
■开漏输出选项
■可编程宏单元寄存器与个别清除，预置时钟和时钟使能控制
■在MAX7000AE装置中包含可编程上电状态宏单元寄存器
■可编程的50％或更高的电源省电模式减少每个宏单元
■配置扩展器乘积项，每个宏单元允许多达32个乘积项
■保护专有设计的可编程安全位
■6到10针或逻辑驱动输出使能信号
■两个全局时钟可选反转信号
■增强互连资源，提高了可布线性
■快速输入设置时间从I / O引脚提供了一个专用的路径宏单元寄存器
■可编程输出摆率控制
■可编程的接地引脚
■由Altera公司的开发系统为基于Windows的个人电脑和Sun SPARC工作站和HP提供的路由9000系列700/800工作站所提供的软件设计的的支持和自动布局布线。
■附加的设计输入和仿真支持EDIF提供的200和300网表文件、参数化模块库（LPM）、Verilog HDL语言、VHDL语言和其他流行的EDA工具厂商如Cadence、Exemplar Logic、OrCAD、新思科技，Synplicity公司和VeriBest的接口。
■编程支持Altera的主编程单元（MPU）、MasterBlaster
TM
串行/通用串行总线
（USB）通信电缆、ByteBlasterMV
TM 并行端口下载电缆和BitBlaster
TM
串行下载
电缆，以及来自第三方制造商和任何Jam
TM
STAPL文件（.jam）、Jam Byte-Code 文件（.jbc）或串行矢量格式文件（.svf）能够在电路测试仪。
概述：
MAX 7000A设备（包括MAX7000AE）是高密度，基于Altera的第二代MAX架构的高性能设备。采用先进的CMOS技术制造的，EEPROMbased MAX 7000A器件采用3.3 V电源电压，并提供600到10000个可用门、ISP、管脚到管脚的延时4.5纳秒、计数器速度高达227.3 MHz。最大7000A设备在-4，-5，-6，-7和-10速度等级是33 MHz运行的PCI SIG（PCI SIG）PCI本地总线规范，修订版2.2。见表2。
MAX 7000A系列的体系结构100%支持晶体管到晶体管逻辑电平（TTL）仿真和高密度集成的SSI、MSI、LSI逻辑功能。它很容易集成多个设备，包括PALs、GALs和22V10s设备。MAX7000A系列器件提供了广泛的软件包，包括PLCC、BGA、FineLine BGA、PQFP和TQFP封装。请参阅表3和表4。
表附注：
（1）在IEEE1149.1标准（JTAG）接口用于在系统编程或边界扫描测试，4个I / O引脚成为JTAG管脚。
（2）所有Ultra FineLine BGA封装通过SameFrameTM功能引脚兼容。因此，设计师可以设计一个电路板，以支持各种设备，不同密度和引脚数器件迁移提供了一个灵活的迁移路径是完全支持Altera开发工具。有关详细信息，请参阅“SameFrame Pin-Out”，第15页。
（3）所有FineLine BGA 包是通过SameFrame功能引脚兼容。因此，设计师可以设计一个电路板，支持多种设备，不同密度和引脚数器件迁移提供了一个灵活的迁移路径是完全支持Altera开发工具。有关详细信息，请参阅“SameFrame Pin-Out”，第15页。
MAX7000A器件采用CMOS EEPROM单元来实现逻辑功能。用户可配置的MAX7000A结构容纳了多种的的独立组合和时序逻辑功能。该设备设计过程中开发和调试周期可以快速、高效的重新编程，并可以进行编程和擦除高达100次。
MAX7000A器件包含从32到512个宏单元，组合成组的16个宏单元被叫做逻辑阵列模块（LAB）。每个宏单元有独立的可编程时钟、时钟使能、清晰、预置
功能的programmable-AND/fixed-OR阵列和一个可配置的寄存器。要建立复杂的逻辑功能，每个宏单元可以共享的乘积项和高速的并行扩展乘积项的补充，每个提供多达32个乘积项。
MAX 7000A器件提供可编程的速度/功率优化。在一个设计的速度的关键部分可以高速/全功率运行，而其余的部分在低速/低功耗下运行。这个速度/功耗优化功能，使设计人员能够配置一个或多个宏单元运行在50％或更低的功耗，同时增加只是一个象征性的时间延迟。MAX 7000A器件还提供了一个选项，在非速度的关键信号的切换时减少的压摆率，最大限度地降低噪声瞬态的输出缓冲器。所有MAX 7000A器件的输出设备可以设置为2.5 V或3.3 V，所有的输入引脚可是是2.5 V、3.3 V或5.0V，这样就允许MAX 7000A器件可用于在混合电压系统中。
MAX7000A器件支持Altera开发系统集成的软件包、提供的原理图、包括文本的VHDL、Verilog HDL和Altera硬件描述语言（AHDL）和波形设计输入、编译和逻辑综合仿真和时序分析、器件编程。其软件提供了EDIF 200和EDIF 300、LPM、VHDL、Verilog HDL语言和其他接口额外设计输入和仿真，支持从其他行业标准的PC和UNIX工作站为基础的EDA工具。其软件运行于基于Windows的个人电脑，以及Sun SPARC工作站和HP 9000系列700/800工作站。
功能描述：
MAX7000A系列架构包括以下元件：
■逻辑阵列模块（LAB）
■宏单元
■扩展的乘积项（共享和平行）
■可编程互连阵列
■I / O控制块
MAX 7000A系列架构包括四个专用输入，可作为通用输入或高速，为每个宏单元和I / O引脚提供全局控制信号（时钟，清除和两个输出使能信号）。图1显示了最大7000A设备的体系结构。
图1 MAX7000A器件框图
说明：
（1）EPM7032AE，EPM7064AE，EPM7128A，EPM7128AE，EPM7256A和EPM7256AE设备有六个输出使能。EPM7512AE设备有10个输出使能。
逻辑阵列块
MAX7000A设备架构是基于连接的高性能LAB。这些LAB包括16个宏单元的阵列，在图1中所示。多个LAB是通过PIA连在一起的，是一个被专用输入引脚、I/O引脚和宏单元输送的全局总线。
每个一个LAB被输送到一下的信号中：
■从PIA中有36个信号被用于普通逻辑输入
■全局控制被用于次级寄存器功能
■从I/O引脚到寄存器的输入路径直接被用于快速设置时间
宏单元
MAX7000A中的宏单元可单独配置的顺序或组合逻辑操作。宏单元包括三个功能模块：逻辑阵列、乘积项选择矩阵和可编程寄存器。图2显示了MAX7000A 宏单元。
图2 MAX7000A的宏单元
在逻辑阵列中实现了组合逻辑，其中每个宏单元提供了五个乘积项。这些乘积项选择矩阵分配使用这些乘积项，既可以是主逻辑输入（或和异或门）来实现的组合功能，或作为次级输入宏单元的寄存器预置、时钟和时钟使能控制功能。
两种扩展的乘积项（“扩展”）补充宏单元的逻辑资源：
■可共享扩展，被反转，被反馈到逻辑阵列的乘积项
■并行扩展，这是借用相邻的宏单元的乘积项
Altera根据设计的逻辑要求，开发系统自动优化乘积项分配。
对于注册的功能，每个宏单元触发器可以单独编程来实现可编程时钟控制D，T，JK，或SR操作。触发器可以通过组合操作被绕过。在设计输入时，设计师指定所需的触发器类型;然后Altera软件选择最有效的触发器操作，为每个功能注册，以优化资源的利用率。
每个可编程寄存器的时钟频率可以在三种不同的模式：
■全局时钟信号。此模式达到最快的时钟至输出的性能。
■全局时钟信号由高电平有效时钟启用。一个乘积项产生一个时钟使能。此模式提供了在每个触发器的使能，同时还实现全局时钟快速时钟至输出的性能。
■阵列时钟通过乘积项实施。在此模式下，触发器的时钟频率可以从宏单元或I / O引脚的信号得到。
在MAX7000A设备提供俩个全局时钟信号。如图1所示，这些全局信号可以是其他全局时钟的、GCLK1或GCLK2的逻辑真或者逻辑补。
每个寄存器还支持异步预置和清除功能。如图2所示，乘积项选择分配乘积项来控制这些操作。虽然乘积项驱动的预置和清除从寄存器是高电平、低电平有效控制，可以通过以下方式获得的反相信号的逻辑阵列内。此外，每个寄存器清零功能可以单独驱动低电平专用的全局清除管脚（GCLRn）。在上电时，，MAX7000AE设备可以设置每个寄存器高或低的状态。此上电状态被指定在设计输入。上电时，在EPM7128A和EPM7256A装置的每个寄存器被设置为一个较低的状态。
所有最大7000A I / O引脚宏单元寄存器有一个快速的输入路径。这种专用的路径允许一个信号以极快的时间（低至2.5纳秒）绕过的PIA和组合逻辑输入D触发器的时钟输入设置时间。