74ls138引脚图-74ls138管脚图及功能
真值表
2007年12月17日 22:33 本站原创作者：本站用户评论（0）
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74ls138引脚图
74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：
当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为
低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低
电平译出。
利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反
相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器
用与非门组成的3线-8线译码器74LS138
3线-8线译码器74LS138的功能表
无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出
由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。
带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。
【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。
解：由图3.3.8可见，74LS138仅有3个地址输入端。如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。
取第（1）片74LS138的和作为它的第四个地址输入端（同时令），取第（2）片的作为它的第四个地址输入端（同时令），取两片的、、，并将第（1）片的和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为
图3.3.9 用两片74LS138接成的4线－16线译码器
式（3.3.8）表明时第（1）片74LS138工作而第（2）片74LS138禁止，将的0000～0111这8个代码译成8个低电平信号。而式（3.3.9）表明时，第（2）片74LS138工作，第（1）片74LS138禁止，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器扩展成一个4线－16线的译码器了。
同理，也可一用两个带控制端的4线－16线译码器接成一个5线-32线译码器。
例2．74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出引脚的波形。
解：由74LS138的功能表知，当（A为低电平段）译码器不工作，8个输出引脚全为高电平，当（A为高电平段）译码器处于工作状态。因所以其余7个引脚输出全为高电平，因此可知，在输入信号A的作用下，8个输出引脚的波形如下：
即与A反相；
其余各引脚的输出恒等于1（高电平）与A的波形无关。
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3线-8线译码器74LS138的功能表 无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出
由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3. 5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以 反码的形式从输出，而不会被送到其他任何一个输出端上。 【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。 解：由图3.3.8可见，74LS138仅有3个地址输入端。如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。 取第（1）片74LS138的和作为它的第四个地址输入端（同时令），取第（2）片的作为它的第四个地址输入端（同时令），取两片的、、，并将第（1）片的和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为 图3.3.9 用两片74LS138接成的4线－16线译码器
.v .. .. 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
.v .. .. 74LS30数据手册 74LS32数据手册 74LS33数据手册 74LS37数据手册 74LS38数据手册 74LS40数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试 灯输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
实验三 译码器实验 一、实验目的 1、掌握中规模集成电路译码器的工作原理及逻辑功能。 2、学习译码器的灵活应用。 二、实验设备 1、SAC-DS4数字逻辑电路实验箱 1个 2、74LS138 3-8线译码器 2片 3、74LS20 双四输入与非门 1片 三、实验内容与步骤 （一）测试74LS139的逻辑功能。 图1 74LS139集成电路引脚图 实验步骤： 1）． 接线：按图1的引脚接线,测试单个2—4译码器的功能（只接74LS139芯片中的一个译码器）， 1B 、1A 、1E 输入端接逻辑电平信号，1Y 0、1Y 1 、1Y 2 、1Y 3输出端接指示灯。 ２）．测试：当E=1时，看四个输出信号的逻辑电平是否全“1”。当E=0时，2—4译码器进入正常 工作状态，给1B 、1A 选择信号端加不同组合逻辑电平，观察输出端1Y 0、1Y 1 、1Y 2 、1Y 3所接指示灯的变化，灯亮表示“1”电平，不亮表示“0”电平，请将观测的最后结果记录如下表。 表1 2 —4译码器逻辑功能表 输 入 输 出 E B A Y 0 Y 1 Y 2 Y 3 输出逻辑关系式 1 Χ Χ 0 0 0 0 0 1 0 1 0 0 1 1 3)．利用74LS139译码器实现“同或”门电路 Y ＝30 Y Y ?＝30Y Y +＝B A B A ?+?＝A ⊙B 如下图2所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关系。 图2 用74LS139译码器实现“同或”逻辑门电路接线图和真值 Y o Y 174LS139 Y 2 Y 3 & V cc E A B G Y
74系列芯片引脚图资料大全 作者:佚名来源:本站原创点击数:57276 更新时间：2007年07月26日【字体：大中小】 为了方便大家我收集了下列74系列芯片的引脚图资料，如还有需要请上电子论坛https://www.doczj.com/doc/3e3451543.html,/b bs/ 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373
反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND
74ls138引脚图-74ls138管脚图及功能真值表 74ls138引脚图 74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。 利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反 相器还可级联扩展成32 线译码器。 若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器 用与非门组成的3线-8线译码器74LS138
3线-8线译码器74LS138的功能表 无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出 由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。
74系列芯片引脚图、功能、名称、资料大全（含74LS、74HC等），特别推荐为了方便大家，我收集了下列74系列芯片的引脚图资料。 说明：本资料分3部分：（一）、TXT文档，（二）、图片，（三）、功能、名称、资料。 （一）、TXT文档 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门 LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373
反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘
1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门 74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器 74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │ 1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND
74ls138译码器中文资料 74H C138基本功能 74L S138为3线－8线译码器，共有54/74S138和54/74L S138两种线路结构型式，其74L S138工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。 74L S138的作用: 利用G1、/(G2A)和/(G2B)可级联扩展成24线译码器；若外接一个反相器还可级联扩展成32线译码器。 若将选通端中的一个作为数据输入端时，74L S138还可作数据分配器 用与非门组成的3线-8线译码器74L S138
图74l s138译码器内部电路 3线-8线译码器74L S138的功能表 <74l s138功能表> 74L S138逻辑图 无论从逻辑图还是功能表我们都可以看到74L S138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出
74l s138逻辑图 由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71L S138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表 3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能. 带控制输入端的译码器又是一个完整的数据分配器。在图 3.3.8电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。 例2．74L S1383－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出管脚的波形。
74LS138的使用实验 一、实验目的及原理 （一）实验目的： 1．加深理解用门电路组成的译码器器的工作原理。 2．学习利用给定的器件设计、调试组合逻辑电路的方法掌握译码器的功能测试方法及应用 （二）实验原理： 1、74LS138译码器简介 译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。变量译码一般是一种较少输入变为较多输出的器件，一般分为2n译码和8421BCD码译码两类。显示译码主要解决二进制数显示成对应的十、或十六进制数的转换功能，一般其可分为驱动LED和驱动LCD两类。译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。根据需要，输出信号可以是脉冲，也可以是高电平或者低电平。 本实验中所用的译码器为变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线—4线、3线—8线和4线—16线译码器。以3线—译码器74LS138为例进行分析。 74LS138逻辑图及引脚排列
74LS138有3个附加的控制端G1、G2B、G2A。当G1=1、G2B+G2A=0时，译码器处于工作状态。否则译码器被禁止，所有的输出端被锁在高 电平。它的逻辑图如下图所示： 2、常用的显示器件工作原理 在数字系统中常见的数码显示器通常有：发光二极管数码管(LED数码管)和液晶显示数码管(LCD数码管)两种。发光二极管数码管是用发光二极管构成显示数码的笔划来显示数字，由于发二极管会发光，故LED数码管适用于各种场合。液晶显示数码管是利用液晶材料在交变电压的作用下晶体材料会吸收光线，而没有交变电场作用下有笔划不会听吸光，这样就可以来显示数码，但由于液晶材料须有光时才能使用，故不能用于无外界光的场合（现在便携式电脑的液晶显示器是用背光灯的作用下可以在夜间使用），但液晶显示器有一个最大的优点就是耗电相当节省，所以广泛使用于小型计算器等小型设备的数码显示。 本实验中使用发光二级管作为输出显示器件，以检测74LS138芯片的输出信号，通过观察发光二级管的亮暗来判断输出信号电平的高低。 二、实验步骤 1．阅读教材中有关译码器的内容。了解译码器74LS138的工作原理和逻辑关系。 2．画好译码器的原理图，登陆服务器，选择数电实验，在左侧可选器件栏里 选择所需的器件（74LS138芯片、布尔常数输出信号
实验三译码器实验 一、实验目的 1、掌握中规模集成电路译码器的工作原理及逻辑功能。 2、学习译码器的灵活应用。 二、实验设备 1、SAC-DS4数字逻辑电路实验箱 1个 2、74LS138 3-8线译码器2片 3、74LS20 双四输入与非门 1片 三、实验内容与步骤 （一）测试74LS139的逻辑功能。 图1 74LS139集成电路引脚图 实验步骤： 1）．接线：按图1的引脚接线,测试单个2—4译码器的功能（只接74LS139芯片中的一个译码器），1B、1A 、1E输入端接逻辑电平信号，1Y0、1Y1 、1Y2、1Y3输出端接指示灯。 ２）．测试：当E=1时，看四个输出信号的逻辑电平是否全“1”。当E=0时，2—4译码器进入正常工作状态，给1B、1A选择信号端加不同组合逻辑电平，观察输出端1Y0、1Y1 、1Y2、1Y3所接指示灯的变化，灯亮表示“1”电平，不亮表示“0”电平，请将观测的最后结果记录如下表。 表1 2—4译码器逻辑功能表 输入输出 E B A Y0 Y1 Y2 Y3输出逻辑关系式 1 ΧΧ 0 0 0 0 0 1 0 1 0 0 1 1 3)．利用74LS139译码器实现“同或”门电路 Y＝ 3 Y Y?＝ 3 Y Y+＝B A B A? + ?＝A⊙B 如下图2所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关系。 图2 用74LS139译码器实现“同或”逻辑门电路接线图和真值 Y o Y1 74LS139 Y2 Y3 & V cc E A B G Y
4).利用74LS139译码器实现“异或”门电路 Y ＝21 Y Y ?＝2 1Y Y +＝ B A B A ?+?＝A B 如下图3所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“异或”逻辑门电路的逻辑关系。 Y 图3 用74LS139译码器实现“异或”逻辑门电路接线图和真值 二、用74LS139集成电路将2—4译码器扩展成3—8译码器。 1)．接线：扩展的3—8译码器逻辑电路如图3—4所示。按图3—4连线，A 、B 、C 输入端接实验板电平信号，Y 0 ~Y 7接到指示灯。 2).测试：按真值表4给扩展的3—8译码器输入端送入不同组合的逻辑电平，将输出端显示的逻辑电平填入表中，灯亮表示“1”电平，灯灭表示“0”电平。 表4 3—8译码器真值表 输 入 输 出 C B A Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3). 写出3—8译码器输出逻辑关系式： Y 0= Y 1= Y 2= Y 3= Y 4= Y 5= Y 6= Y 7= 4).利用3—8译码器实现3输入多数表决器。要求3个输入A 、B 、C 中有2个和3个为1时，输出Y 为高电平，否则Y 为低电平。根据3输入多数表决器的要求，可以有两种方案来实现。 Y o Y 174LS139 Y 2 Y 3 & V cc E A B G Y 0 Y 1 Y 2 Y 3 74LS139（A ） 1A 1B 1E Y 4 Y 5 Y 6 Y 7 74LS139(B) 2A 2B 2E & 45671112109 2 3 1 14 13 15 A B C
AT89C51引脚图及功能 电子元件知识2010-03-04 23:12:41 阅读1759 评论1 字号：大中小订阅
89C51外部引脚图：（可以直接拷入ASM程序文件中，作注释使用，十分方便）; ┏━┓┏━┓ ; P1.0 ┫1 ┗┛40┣Vcc
; P1.1 ┫2 39┣P0.0 ; P1.2 ┫3 38┣P0.1 ; P1.3 ┫4 37┣P0.2 ; P1.4 ┫5 36┣P0.3 ; P1.5 ┫6 35┣P0.4 ; P1.6 ┫7 34┣P0.5 ; P1.7 ┫8 33┣P0.6 ; RST/Vpd ┫9 32┣P0.7 ; RXD P3.0 ┫10 31┣-EA/Vpp（内1/外0 程序地址选择） ; TXD P3.1 ┫11 30┣ALE/-P （地址锁存输出） ; -INT0 P3.2 ┫12 29┣-PSEN （外部程序读选通输出） ; -INT1 P3.3 ┫13 28┣P2.7 ; T0 P3.4 ┫14 27┣P2.6 ; T1 P3.5 ┫15 26┣P2.5 ; -WR P3.6 ┫16 25┣P2.4 ; -RD P3.7 ┫17 24┣P2.3 ; X2 ┫18 23┣P2.2 ; X1 ┫19 22┣P2.1 ; GND ┫20 21┣P2.0 ; ┗━━━━┛ 引脚说明： ①电源引脚 Vcc（40脚）：典型值＋5V。 Vss（20脚）：接低电平。 ②外部晶振 X1、X2分别与晶体两端相连接。当采用外部时钟信号时，X2接振荡信号，X1接地。 ③输入输出口引脚： P0口：I/O双向口。作输入口时，应先软件置“ 1”。 P1口：I/O双向口。作输入口时，应先软件置“ 1”。 P2口：I/O双向口。作输入口时，应先软件置“ 1”。 P3口：I/O双向口。作输入口时，应先软件置“ 1”。 ④控制引脚： RST/Vpd、ALE/-PROG、-PSEN、-EA/Vpp组成了MSC-51的控制总线。 RST/Vpd（9脚）：复位信号输入端（高电平有效）。
常用实验器件引脚图 1. 四2输入正与非门74LS00 Y=AB VCC 4B 4Y 3B 3A 3Y 4A 1A 1B 1Y 2A 2B 2Y GND 2. 四2输入正或非门 74LS02 Y=A+B VCC 4Y 4B 4A 3Y 3B 3A 1Y 1A 1B 2Y 2A 2B GND 3. 六反向器 74LS04 Y=A VCC 6A 6Y 5A 5Y 4A 4Y 1A 1Y 2A 2Y 3A 3Y GND
Y=AB VCC 4B 4A 4Y 3B 3A 3Y 1A 1B 1Y 2A 2B 2Y GND 5. 双4输入正与非门 74LS20 Y=ABCD VCC 2D 2C NC 2B 2A 2Y 1A 1B NC 1C 1D 1Y GND 6. 双与或非门74LS51 2Y=(2A2B)+VCC 1B 1C 1D 1E 1F 1Y 1A 2A 2B 2C 2D 2Y GND (2C2D) 1Y=(1A1B1C)+(1D1E1F)
1Y=A VC C 4B 4A 4Y 3B 3A 3Y 1A 1B 1Y 2A 2B 2Y GND ⊕ B=AB+A B 8. 4位二进制计数器 74LS93 输入NC QA QD GND QB QC 输入NC V NC NC A B R 0（1R 0（2
注：A. 对BCD计数，输出QA连接输入B。 B. 对二五混合进制计数，输出QD连接输入A。 C. 输出QA连接输入B。 D. H=高电平L=低电平X=无关
9. 四2-1线数据选择器/多路开关74LS157 V C C G 4A 4B 4Y 3A 3B 3Y S 1A 1B 1Y 2A 2B 2Y GND 10. 74LS181 B0A0S3S2S1S0CN M GND F0F1F2VCC A1CM+4P A=B B1A2B2 A3B3G F3
秦驰74ls138引脚图 74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。 利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反 相器还可级联扩展成32 线译码器。 若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器 用与非门组成的3线-8线译码器74LS138 3线-8线译码器74LS138的功能表
无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出 由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3. 5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以 反码的形式从输出，而不会被送到其他任何一个输出端上。 【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。 解：由图3.3.8可见，74LS138仅有3个地址输入端。如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。 取第（1）片74LS138的和作为它的第四个地址输入端（同时令），取第（2）片的作为它的第四个地址输入端（同时令），取两片的、、，并将第（1）片的和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为
反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS24 5 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373 反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│
Y =A+C ）│四总线三态门74LS125 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND 页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器 正逻辑与门,与非门: Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与门74LS08 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ __ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与非门74LS00 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND Vcc 1C 1Y 3C 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ ___ │14 13 12 11 10 9 8│ Y = ABC ）│ 3输入三正与非门74LS10 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 2A 2B 2C 2Y GND
74LS90引脚图及引脚功能 74LS90计数器是一种中规模二一五进制计数器，管脚引线如图3.6-1，功能表如表3.6-1所示。 表3.6-1 7490功能表 A ． 将输出Q A 与输入 B 相接，构成8421BCD 码计数器； B ． 将输出Q D 与输入A 相接，构成5421BCD 码计数器； C ． 表中H 为高电平、L 为低电平、×为不定状态。 74LS90逻辑电路图如图3.6-1所示，它由四个主从JK 触发器和一些附加门电路组成，整个电路可分两部分，其中F A 触发器构成一位二进制计数器；F D 、F C 、F B 构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R 1、R 2和置位（置“9”）端S 1、S 2。 74LS90具有如下的五种基本工作方式： （1）五分频：即由F D 、F C 、和F B 组成的异步五进制计数器工作方式。 （2）十分频（8421码）：将Q A 与CK 2联接，可构成8421码十分频电路。 （3）六分频：在十分频（8421码）的基础上，将Q B 端接R 1，Q C 端接R 2。
其计数顺序为000～101，当第六个脉冲作用后，出现状态Q C Q B Q A =110，利用Q B Q C =11反馈到R 1和R 2的方式使电路置“0”。 （4） 九分频：Q A →R 1、Q D →R 2，构成原理同六分频。 （5）十分频（5421码）：将五进制计数器的输出端Q D 接二进制计数器的脉冲输入端CK 1，即可构成5421码十分频工作方式。 此外，据功能表可知，构成上述五种工作方式时，S 1、S 2端最少应有一端接地；构成五分频和十分频时，R 1、R 2端亦必须有一端接地。
74LS90功能：十进制计数器（÷2 和÷5） 原理说明：本电路是由4 个主从触发器和用作除2 计数器及计数周期长度为除5 的3 位2 进制计数器所用的附加选通所组成。有选通的零复位和置9 输入。 为了利用本计数器的最大计数长度（十进制），可将B 输入同QA 输出连接，输入计数脉冲可加到输入A 上，此时输出就如相应的功能表上所要求的那样。 LS90 可以获得对称的十分频计数，办法是将QD 输出接到A 输入端，并把输入计数脉冲加到B 输入端，在QA 输出端处产生对称的十分频方波。 真值表： Reset Inputs 复位输入 输出 R0(1) R0(2) R9(1) R9(2) QD QC QB QA H H L X L L L L H H X L L L L L X X H H H L L H X L X L COUNT COUNT COUNT COUNT L X L X L X X L X L L X H=高电平 L=低电平 ×=不定 BCD 计数顺序（注1） Count 输出 QD QC QB QA 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 L H L H 6 L H H L 7 L H H H 8 H L L L 9 H L L H 5-2 进制计数顺序（注2） Count 输出 QA QD QC QB 0 L L L L 1 L L L H 2 L L H L 3 L L H H
4 L H L L 5 H L L L 6 H L L H 7 H L H L 8 H L H H 9 H H L L 注1：对于BCD（十进）计数，输出QA 连到输入B 计数注2：对于5-2 进制计数，输出QD 连到输入A 计数 图1 74LS90引脚图
实验十七电子秒表 一、实验目的 1、学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。 2、学习电子秒表的调试方法。 二、实验原理 图17－1为电子秒表的电原理图。按功能分成四个单元电路进行分析。 1、基本RS触发器 图17－1中单元I为用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有直接置位、复位的功能。 它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。 按动按钮开关K 2（接地），则门1输出Q＝1；门2输出Q＝0，K 2 复位后Q、Q状态 保持不变。再按动按钮开关K 1 ,则Q由0变为1，门5开启, 为计数器启动作好准备。Q 由1变0，送出负脉冲，启动单稳态触发器工作。 基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。 2、单稳态触发器 图17－1中单元Ⅱ为用集成与非门构成的微分型单稳态触发器，图17－2为各点波形图。 单稳态触发器的输入触发负脉冲信号v i 由基本RS触发器Q端提供，输出负脉冲v O 通过非门加到计数器的清除端R。 静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻R Off 。定时元件RC 取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时，可以省去输入 微分电路的R P 和C P 。 单稳态触发器在电子秒表中的职能是为计数器提供清零信号。
图17－1 电子秒表原理图 3、时钟发生器 图17－1中单元Ⅲ为用555定时器构成的多谐振荡器，是一种性能较好 的时钟源。 ，使在输出端3获得频率为50HZ的矩形波信号，当基本RS触发器调节电位器 R W Q＝1时，门5开启，此时50HZ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP 。 2
74ls138译码器内部电路逻辑图功能表简单应用 74HC138:74LS138 为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。 74LS138的作用: 利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反 相器还可级联扩展成32 线译码器。 若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器 用与非门组成的3线-8线译码器74LS138 <74ls138译码器内部电路> 3线-8线译码器74LS138的功能表
<74ls138功能表> 无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出 <74ls138逻辑图> 由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。 例2．74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出管脚的波形。 解：由74LS138的功能表知，当（A为低电平段）译码器不工作，8个输出管脚全为高电平，当（A为高电平段）译码器处于工作状态。因所以其余7个管脚输出全为高电平，因此可知，在输入信号A的作用下，8个输出管脚的波形如下：
74ls138引脚图-74ls138管脚图及功能 真值表 2007年12月17日 22:33 本站原创作者：本站用户评论（0） 关键字： 74ls138引脚图 74HC138管脚图:74LS138为3 线－8 线译码器，共有 54/74S138和54/74LS138两种线路结构型式，其工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和 /(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。 利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反 相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器 用与非门组成的3线-8线译码器74LS138 3线-8线译码器74LS138的功能表
无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出 由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理
. . 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
. . 74LS30 数据手册 74LS32数据手册 74LS33 数据手册 74LS37 数据手册 74LS38数据手册 74LS40 数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试灯 输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
实验二 译码器74LS138功能验证实验 实验目的： 验证译码器74LS138功能；掌握74LS138作为数据分配器时的应用。 实验器材： 数字逻辑实验箱一个；数字万用表一个；5V 电源一个；导线若干； （1）验证74LS138的功能： 74LS138为3-8译码器，实验原理图如下图所示： 实验过程：分别在74LS138的A2、A1、A0、E3、/E2和/E1加上高、低不同的电平，用万用表测量出输出Y 7-Y 0电平，记录下来，验证逻辑关系是否正确 测量结果： 8.2K 300 +5V 74LS244 300 LED 2 3 4 5 6 7 8 1 15 14 13 12 11 10 9 16 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 VCC A1 A2 /E1 /E2 E3 /Y7 GND A0 74LS138 +5V K1 8.2K 300 +5V K6 74LS244 300 LED
输入输出 E3 /E2 /E1A2A1A0 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7 × 5.80×××× 4.76 4.77 4.80 4.74 4.80 4.80 4.78 4.76 ×× 5.51 ××× 4.76 4.77 4.80 4.74 4.80 4.80 4.78 4.76 0.43××××× 4.79 4.82 4.83 4.83 4.84 4.86 4.84 4.80 5.880.41 0.42 0.35 0.30 0.34 0.18 4.99 4.72 4.85 5.00 4.89 4.88 4.80 5.00 0.35 0.36 0.24 0.28 4.49 4.60 0.18 5.00 4.90 4.94 4.86 4.91 4.84 4.96 0.35 0.36 0.24 4.96 0.28 4.60 4.85 0.18 5.01 4.80 4.89 4.78 4.75 4.96 0.35 0.37 0.24 4.96 4.96 4.43 4.46 4.50 0.18 4.46 4.49 4.46 4.46 4.96 0.35 0.35 4.91 0.24 0.28 4.43 4.30 4.72 4.81 0.22 4.60 4.50 4.39 4.96 0.35 0.36 4.95 0.28 4.96 4.47 4.78 4.76 4.77 4.64 0.18 4.66 4.42 4.96 0.35 0.36 4.96 4.96 0.28 4.43 4.50 4.46 4.45 4.42 4.36 0.18 4.32 4.96 0.35 0.36 4.96 4.96 4.95 4.34 4.46 4.48 4.49 4.50 4.47 4.48 0.18 实验结论：当E3输入非高电平时，无论其他输入如何，电路输出都为高电