// UART_FPGA.v 顶层模块，实现由ARM控制FPGA读取串口数据，经过ARM返回给FPGA串口发送出去；
`timescale 1ns/1ns
module UART_FPGA(
//EMIF PIN
input wire [10:0] EADDR_pin /* synthesis syn_noclockbuf = 1 */,
inout wire [15:0] EDATA_pin ,
input wire EnOE_pin /* synthesis syn_noclockbuf = 1 */,
input wire EnWE_pin /* synthesis syn_noclockbuf = 1 */,
input wire EnGCS1_pin /* synthesis syn_noclockbuf = 1 */,
output wire EINT2_pin ,
//LED_run
output wire LED_run_pin ,
//UART
output wire UART_TXD0 ,
input wire UART_RXD0 /* synthesis syn_noclockbuf = 1 */,
//test signal
output wire TXD_test,
output wire RXD_test,
output reg TXD_start,
output wire EINT2_test,
output wire TXD_over_test,
output wire uart_send_WR,
//FPGA SYSTEM PIN
input wire nRESET_pin /* synthesis syn_noclockbuf = 1 */,
input wire CLK_50M_pin
);
wire [15:0] write_data;
//-------------------DSP ARM uart to EMIF---------------------- reg [7:0] ARM_DSP_data;
wire [7:0] DSP_ARM_data;
reg uart_send_WR_reg;
//reg [7:0] T_data;
//reg [1:0] TXD_start_cnt;
wire [7:0] R_data;
wire R_ready;
reg [2:0] UART_INT_cnt;
wire TXD_over;
wire [1:0] baud_select;
reg [12:0] baud_devide;
//wire clkrec;
parameter baud_9600 = 5208; //50M/9600 parameter baud_19200 = 2604;
parameter baud_38400 = 1302;
parameter baud_115200 = 434;
assign TXD_test = UART_TXD0;
assign RXD_test = UART_RXD0;
assign EINT2_test = EINT2_pin;
assign TXD_over_test=TXD_over;
/*--------------Program start-------------------*/
/*----------baud select------------*/
always @( negedge nRESET_pin or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
baud_devide <= 'h1FFF;
end
else
begin
case ( baud_select )
'd0 : baud_devide <= baud_9600 ;
'd1 : baud_devide <= baud_19200 ;
'd2 : baud_devide <= baud_38400 ;
'd3 : baud_devide <= baud_115200 ;
endcase
end
end
/*----------INT generator------------*/
always @( negedge nRESET_pin or posedge R_ready )
begin
if( !nRESET_pin )
begin
ARM_DSP_data <= 8'd0;
end
else
begin
ARM_DSP_data <= R_data;
end
end
always @( negedge nRESET_pin or negedge R_ready or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
UART_INT_cnt <= 3'd5;
end
else if( !R_ready )
begin
UART_INT_cnt <= 3'd0;
end
else if( UART_INT_cnt < 3'd5 )
begin
UART_INT_cnt <= UART_INT_cnt + 1'b1;
end
assign EINT2_pin = ( UART_INT_cnt >= 3'd1 && UART_INT_cnt <= 3'd4 ) ? 1'b0 : 1'b1 ;
/*---------------DSP to ARM data---------------*/
always@(negedge nRESET_pin or posedge CLK_50M_pin) //当接收了一个数据后，把数据加1后发回PC机,注意串口一个一个数据发
begin
if( !nRESET_pin )
begin
uart_send_WR_reg <= 1'b0;
TXD_start <= 1'b0;
end
else if( uart_send_WR_reg != uart_send_WR )
begin
if( TXD_over )
begin
TXD_start <= 1'b1;
uart_send_WR_reg <= uart_send_WR;
end
end
else
begin
TXD_start <= 1'b0;
end
end
//----------------EMIF read ,fpga TO ARM---------------------------
EMIF_R EMIF_R_M(
.EADDR_pin (EADDR_pin ),
.EDA TA_pin (EDA TA_pin ),
.EnOE_pin (EnOE_pin ),
.EnGCS1_pin (EnGCS1_pin ),
.write_data (write_data ),
.ARM_DSP_data (ARM_DSP_data ),
.nRESET_pin (nRESET_pin )
// .CLK_50M_pin (CLK_50M_pin )
//----------------EMIF write,ARM to fpga---------------------------
EMIF_W EMIF_W_M(
.EADDR_pin (EADDR_pin ),
.EDA TA_pin (EDATA_pin ),
.EnWE_pin (EnWE_pin ),
.EnGCS1_pin (EnGCS1_pin ),
//uart
.DSP_ARM_data (DSP_ARM_data ),
.uart_send_WR (uart_send_WR ),
.write_data (write_data ),
.baud_select (baud_select ),
//LED run
.LED_run_pin (LED_run_pin ),
.nRESET_pin (nRESET_pin )
// .CLK_50M_pin (CLK_50M_pin ) );
UART_rec UART_rec_M (
//input
.RXD (UART_RXD0 ),
.baud_devide (baud_devide ),
//output
.R_data (R_data ),
.R_ready (R_ready ),
//FPGA sys pin
.nRESET_pin (nRESET_pin ),
.CLK_50M_pin (CLK_50M_pin)
);
UART_txd UART_txd_M (
//input
.TXD_start (TXD_start ),
.T_data (DSP_ARM_data ),
.baud_devide (baud_devide ),
//output
.TXD (UART_TXD0 ),
.TXD_over (TXD_over ),
//FPGA sys pin
.nRESET_pin (nRESET_pin ),
.CLK_50M_pin (CLK_50M_pin)
);
Endmodule
// UART_rec.v
`timescale 1ns/1ns
module UART_rec (
//input
RXD,
baud_devide,
//output
R_data,
R_ready,
//FPGA sys pin
nRESET_pin,
CLK_50M_pin
);
input wire RXD;
input wire [12:0] baud_devide;
output reg [7:0] R_data;
output reg R_ready;
input wire nRESET_pin;
input wire CLK_50M_pin;
reg [1:0] RXD_sync;
reg [2:0] RXD_cnt;
reg RXD_bit;
reg [3:0] rec_bit_cnt;
//reg [8:0] baud_16_reg;
reg [12:0] baud_cnt;
reg [8:0] baud_16_cnt;
wire baud_tick_16;
wire baud_tick;
wire [11:0] baud_devide_2;
wire [8:0] baud_devide_16;
/*----------Program start------------*/
assign baud_devide_2 = baud_devide / 2;
assign baud_devide_16 = baud_devide / 16;
/*--------------baud 16 devided clk used in sample-----------*/ always @( negedge nRESET_pin or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
baud_16_cnt <= 'd0;
end
else
begin
if( baud_16_cnt < baud_devide_16 )
begin
baud_16_cnt <= baud_16_cnt + 1'b1;
end
else
begin
baud_16_cnt <= 'd0;
end
end
end
assign baud_tick_16 = ( baud_16_cnt == baud_devide_16 );
//--------baud clk used in receiving data-------
always @( negedge nRESET_pin or posedge CLK_50M_pin )
begin
if( !nRESET_pin )
begin
baud_cnt <= 'd0;
end
else
begin
if( !R_ready )
begin
if( baud_cnt < baud_devide - 1'b1 )
begin
baud_cnt <= baud_cnt + 1'b1;
end
else
begin
baud_cnt <= 'd0;
end
end
else
begin
baud_cnt <= 'd0;
end
end
end
assign baud_tick = ( baud_cnt == baud_devide_2 );
/*-----------jitter filter--------------*/
always @( negedge nRESET_pin or posedge CLK_50M_pin )
begin
if( !nRESET_pin )
begin
RXD_sync <= 2'd0;
end
else
begin
RXD_sync <= {RXD_sync[0], RXD};
end
end
always @( negedge nRESET_pin or posedge baud_tick_16 ) begin
if( !nRESET_pin )
begin
RXD_cnt <= 3'd7;
end
else
begin
if( RXD_sync[1] && RXD_cnt != 3'd7 )
begin
RXD_cnt <= RXD_cnt + 1;
end
else
begin
if( ~RXD_sync[1] && RXD_cnt != 3'd0 )
begin
RXD_cnt <= RXD_cnt - 1;
end
end
end
end
always @( negedge nRESET_pin or posedge baud_tick_16 ) begin
if( !nRESET_pin )
begin
RXD_bit <= 1'b1;
end
else
begin
if( RXD_cnt == 3'd7)
begin
RXD_bit <= 1'b1;
end
else if( RXD_cnt == 3'd0 )
begin
RXD_bit <= 1'b0;
end
end
/*---------------receive data cnt---------------*/
always @( negedge nRESET_pin or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
R_ready <= 1'b1;
rec_bit_cnt <= 4'd0;
end
else
begin
if( R_ready )
begin
rec_bit_cnt <= 4'd0;
if( !RXD_bit )
begin
R_ready <= 1'b0;
end
end
else if( baud_tick )
begin
if( rec_bit_cnt < 4'd9 )
begin
rec_bit_cnt <= rec_bit_cnt + 1'b1;
R_ready <= 1'b0;
end
else
begin
rec_bit_cnt <= 4'd0;
R_ready <= 1'b1;
end
end
end
end
always @( negedge nRESET_pin or posedge baud_tick ) begin
if( !nRESET_pin )
R_data <= 8'd0;
end
else if( !R_ready )
begin
if( rec_bit_cnt == 0 )
begin
R_data <= 8'd0;
end
else
begin
if( rec_bit_cnt >= 4'd1 && rec_bit_cnt<= 4'd8 )
R_data[rec_bit_cnt - 1'b1 ] <= RXD_bit;
end
end
end
endmodule
// UART_TXD.v
`timescale 1ns/1ns
module UART_txd (
//input
baud_devide,
TXD_start,
T_data,
//output
TXD,
TXD_over,
//FPGA sys pin
nRESET_pin,
CLK_50M_pin
);
input wire TXD_start;
input wire [7:0] T_data;
input wire [12:0] baud_devide;
output reg TXD;
output reg TXD_over;
input wire nRESET_pin;
input wire CLK_50M_pin;
//regs & wires
wire baud_tick;
//reg baud_ctrl;
reg [3:0] T_state;
reg [7:0] T_data_reg;
reg [12:0] baud_cnt;
/*----------Program start---------------*/
/*-----------------Baud generator------------------------*/
assign baud_tick = ( baud_cnt == baud_devide - 1'b1 );
always @( negedge nRESET_pin or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
baud_cnt <= 'd0;
end
else if( baud_cnt < baud_devide - 1'b1 )
begin
baud_cnt <= baud_cnt + 1'b1;
end
else
begin
baud_cnt <= 'd0;
end
end
/*----------transmit state machine---------------*/
always @( negedge nRESET_pin or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
T_state <= 4'd0;
end
else
begin
case(T_state)
4'd0: if(TXD_start) T_state <= 4'd1;
4'd1: if(baud_tick) T_state <= 4'd2; // 开始位0
4'd2: if(baud_tick) T_state <= 4'd3; // bit 0
4'd3: if(baud_tick) T_state <= 4'd4; // bit 1
4'd4: if(baud_tick) T_state <= 4'd5; // bit 2
4'd5: if(baud_tick) T_state <= 4'd6; // bit 3
4'd6: if(baud_tick) T_state <= 4'd7; // bit 4
4'd7: if(baud_tick) T_state <= 4'd8; // bit 5
4'd8: if(baud_tick) T_state <= 4'd9; // bit 6
4'd9: if(baud_tick) T_state <= 4'd10; // bit 7
4'd10: if(baud_tick) T_state <= 4'd0; // 停止位1
default: if(baud_tick) T_state <= 4'd0;
endcase
end
end
always @(negedge nRESET_pin or posedge baud_tick ) begin
if( !nRESET_pin )
begin
TXD <= 1'b1;
T_data_reg <= 8'd0;
end
else
begin
case(T_state)
// 4'd0: TXD <= 1'b1;
4'd1: begin
TXD <= 1'b0;
T_data_reg <= T_data;
end
4'd2: TXD <= T_data_reg[0];
4'd3: TXD <= T_data_reg[1];
4'd4: TXD <= T_data_reg[2];
4'd5: TXD <= T_data_reg[3];
4'd6: TXD <= T_data_reg[4];
4'd7: TXD <= T_data_reg[5];
4'd8: TXD <= T_data_reg[6];
4'd9: TXD <= T_data_reg[7];
4'd10: TXD <= 1'b1;
default: TXD <= 1'b1;
endcase
end
end
//assign TXD = TXD;
always @( negedge nRESET_pin or posedge CLK_50M_pin ) begin
if( !nRESET_pin )
begin
TXD_over <= 1'b0;
end
else
begin
if( T_state ==4'd0 )
TXD_over <= 1'b1;
else
TXD_over <= 1'b0;
end
end
endmodule
UART是通用异步收发器的简称，其中有一种电平规范较RS232规范，它用-3~-15V表示正逻辑，3~15V表示负逻辑，通过FPGA芯片实现RS232通信首先要解决的就是FPGA电平和RS232电平之间的矛盾，通常采用MAX3232作为物理层的电平接口，根据MAX3232提供的标准配制方式把物理电路设计好后，接下来的通信就是要实现逻辑的接收和发送…… 设计最简单的RS232通信逻辑，FPGA实现将接收到的数据会发出去，总共两个数据传输引脚，一收一发。将此通信模块分为三个部分：接收模块，波特率控制模块，发送模块。 工作原理：此模块接收MAX3232传过来的串行数据，对齐进行判断采样，校验，最后将数据流中的串行数据转换为八位并行数据，将此八位数据储存，或送给发送模块发送出去。根据RS232通信标准器串行数据分为起始位、数据位、校验位、停止位，空闲时为高电平，起始位通常为低电平，数据位通常为8位，校验位分为奇校验、偶校验等，停止位一位或两位且为高电平。FPGA接收模块对此数据进行异步接收，首先就要检测其数据传输开始标识，当然就是检测开始位，于是要有下降沿检测电路，检测到下降沿是输出一高脉冲，此电路可以用两个D触发器加上基本门电路实现，脉冲触发开始进入接收状态，输出接收状态标志位，使其为1，此标志位使能波特率控制模块输出采样脉冲，此计数脉冲触发接收模块中的计数器计数，加到相应的位就把当前的串行总线上的值赋给缓冲器，或对其判断，当计数完成11次计数后，已将8位串行数据转成并行数据到缓冲器中，且进行了校验的判断和停止位的判别，这是接收状态结束，接收状态位置0，计数器清零。对于波特率产生模块用于控制采样数据脉冲的周期，其周期就为串行数据传送一个bit所用的时间，根据此时间和时钟周期设置计数值。当接收模块完成工作时，接收状态位为0时可以触发发送模块，发送模块检测接收状态的下降沿，由此产生一高脉冲，与发送模块类似，根据波特率控制模块产生的计数脉冲将并行数据转成串行数据，并加上开始位、校验位、停止位。由此完成整个串行通信模块。 要熟悉：下降沿检测程序设计，并转串设计等。 顶层模块图如下所示： 各模块的程序如下： //本程序实现rs232通信中的串行数据接收模块 module rs232_rx( //input clk,//50M的时钟输入 rst_n,//低电平复位信号输入 rx_cnt_pluse,//采样脉冲输入，总共11个采样脉冲，一个时钟宽度的高电平 rs232_in_s,//串行数据输入，空闲时为高电平，1bit低电平作为起始位，接着8bit数据位LSB传输模式，接着偶数校验位，接着1bit低电平作为停止位
// 16-bit Analogue-Digital Converter // // +-----------------------------+ // | Copyright 1996 DOULOS | // | designer : Tim Pagden | // | opened: 7 Jun 1996 | // +-----------------------------+ `timescale 1 ns / 1 ps module ADC_16bit (analog_in,digital_out); parameter conversion_time = 25.0, // conversion_time in ns // (see `timescale above) charge_limit = 1000000; // = 1 million input[63:0] analog_in; // double-precision representation of a real-valued input port; a fix that enables // analog wires between modules to be coped with in Verilog. // Think of input[63:0]
串口通信是目前比较重要的一种通信方式，主要是用于计算机和外部的通信。首先简单的介绍一下串口通信的原理： 串口用于ASCII码字符的传输。通信使用3根线完成：（1）地线，（2）发送，（3）接收。由于串口通信是异步的，端口能够在一根线上发送数据同时在另一根线上接收数据。其他线用于握手，但是不是必须的。串口通信最重要的参数是波特率、数据位、停止位和奇偶校验。对于两个进行通行的端口，这些参数必须匹配：a，波特率：这是一个衡量通信速度的参数。它表示每秒钟传送的bit的个数。例如300波特表示每秒钟发送300个bit。当我们提到时钟周期时，我们就是指波特率例如如果协议需要4800波特率，那么时钟是4800Hz。这意味着串口通信在数据线上的采样率为4800Hz。通常电话线的波特率为14400，28800和36600。波特率可以远远大于这些值，但是波特率和距离成反比。高波特率常常用于放置的很近的仪器间的通信，典型的例子就是GPIB设备的通信。b，数据位：这是衡量通信中实际数据位的参数。当计算机发送一个信息包，实际的数据不会是8位的，标准的值是5、7和8位。如何设置取决于你想传送的信息。比如，标准的ASCII码是0～127（7位）。扩展的ASCII码是0～255（8位）。如果数据使用简单的文本（标准ASCII码），那么每个数据包使用7位数据。每个包是指一个字节，包括开始/停止位，数据位和奇偶校验位。由于实际数据位取决于通信协议的选取，术语“包”指任何通信的情况。c，停止位：用于表示单个包的最后一位。典型的值为1，1.5和2位。由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。d，奇偶校验位：在串口通信中一种简单的检错方式。有四种检错方式：偶、奇、高和低。当然没有校验位也是可以的。对于偶和奇校验的情况，串口会设置校验位（数据位后面的一位），用一个值确保传输的数据
一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0; 2'b01:y=i1; 2'b10:y=i2; 2'b11:y=i3; default:y=0; 一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0;
给两个例子， 一个是VHDL做顶层调用verilog 一个是verilog 做顶层调用VHDL VHDL调用verilog： module sync_block #( parameter INITIALISE = 2'b00 ) ( input clk, // clock to be sync'ed to input data_in, // Data to be 'synced' output data_out // synced data ); //VHD entity dcm_reset is port( ref_reset : in std_logic; -- Synchronous reset in ref_clk domain ref_clk : in std_logic; -- Reliable reference clock of known frequency (125MHz) dcm_locked : in std_logic; -- The DCM locked signal dcm_reset : out std_logic -- The reset signal which should be connected to the DCM ); end dcm_reset; component sync_block port ( clk : in std_logic; -- clock to be sync'ed to data_in : in std_logic; -- Data to be 'synced' data_out : out std_logic -- synced data ); end component; dcm_locked_sync_tx : sync_block port map( clk => ref_clk, data_in => dcm_locked, data_out => dcm_locked_sync ); verilog调用VHDL：（目标还是上述VHDL模块） module gmii_if ( …… ）; dcm_reset rx_dcm_reset ( .ref_reset (tx_reset), .ref_clk (tx_clk),
1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成：a.1位起始位。b.5~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA串口模块、MAX3223和DB9。各部分功能简述如下：RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有3.3V和5V两种，在本设计中选用了3.3V的器件SP3485。SP3485的内部结构示意图如图2所示在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。 图1异步串行通信硬件接口功能框图 图2 SP3485的内部结构示意图FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx 公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在这个周期期间，因某种原因恰恰使接收时钟往后偏移了一点点，就会错过起始位。造成整个后面位的检测和识别错误。针对本设计，FPGA的软件共分了三个模块： 1.时钟分频模块。模块的功能是用来产生所需要的数据采集时钟和数据传输时钟。系统主频是40M的。数据采集时钟是2.8M的，发送时钟是11.2k。 2. 提取数据模块。由RS485发送过来的数据共有25位，其中只有8位是有效数据。为了发送这8位有效数据。必须先将其提取出来。提取的办法是这样的：通过连续检测到的16个高电平和一个低电平。判断8位有效数据的到来。然后按照串行数据传输的格式，在加上起始位和停止位后，将其存储于输出缓冲寄存器中。在这里，我们的串行数据输出格式是这样规定的，一位起始位，八位数据位，一位停止位，无校验位。 3.串行数据输出模块。这一模块相对比较简单，波特率选为11.2k，模块的
设计示范和上机习题 练习一．简单的组合逻辑设计 //(方法一)： //---------------文件名compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal = (a==b)? 1 : 0; //a等于b时，equal输出为1；a不等于b时，equal输出为0。endmodule //(方法二)： module compare(equal,a,b); input a,b; output equal; reg equal; always @(a or b) if(a==b) //a等于b时，equal输出为1； equal =1; else //a不等于b时，equal输出为0。 equal = 0; //思考：如果不写else 部分会产生什么逻辑？
endmodule //------------------------------------------------------------- //----------测试模块源代码(方法之一)： `timescale 1ns/1ns // 定义时间单位。 `include "./compare.v" // 包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称 module t; reg a,b; wire equal; initial // initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 a=0; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波
实现功能，FPGA里实现从PC串口接收数据，接着把接收到的数据发回去。波特率可选9600bps,可调1bit起始位，8bit数据，1bit停止位，无校验位。 参考《VHDL硬件描述语言与和数字逻辑电路设计》 模块介绍如下 一、串口数据接收模块：特别注意一个数据位占4个clk_bps_4时钟周期。 串口数据接收控制 当数据接收端rxd出现起始位低电平，启动接收控制计数器rx_cnt,置位为8’b0111_00(28), 即rx_cnt[5:2]== 4’b0111(7),rx_cnt*1:0+ == 2'b00(0);一个计数周期开始，伴随clk_bps_4, rx_cnt加1（每一个数据位加4） 串口接收数据移位控制(关键采样点的选取) 每当rx_cnt[1:0] == 2'b01,为了保证在rxd一位数据靠近中间位置采样；每4个clk_bps_4, rx_cnt[5:2]加1当rx_cnt[5:2] == 8,9,10….15，完成8位的数据采样，串并变换 置位标志位rxdF数据接收标志 rxd出现起始位低电平, rxdF置1，表示数据接收开始；当rx_cnt计数到8’b1111_11(63),数据接收完成，rxdF置0 置位标志位rdFULL;//接收锁存器满标志 空闲时rdFULL置0，当数据接收完成，数据锁存到do_latch,同时rdFULL置1,向上层模块表示数据以准备OK，可以来读取；rd置0，表示上层模块开始读取数据，rdFULL置0，表示数据已读走 二、串口数据发送模块：数据发送依赖于wr（低电平有效） 空闲时wr置1，数据发送时wr产生低电平脉冲，wr上升沿将数据锁存到din_latch; 串口数据发送控制： wr由0跳变为1后，启动发送控制计数器tx_cnt,置位为8’b0111_00(28), 即tx_cnt[5:2]== 4’b0111(7),tx_cnt[1:0] == 2'b00(0);一个计数周期开始，伴随clk_bps_4, tx_cnt加1（每一个数据位加4）
module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16'b0; end else begin if(count_clk==16'hffff) begin count_clk=16'b0; end else begin count_clk=count_clk+1'b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对"clk" 16分频if(rest_n ==0) begin g_bit=4'b0; s_bit=4'b0; sum_num=6'b0; end else begin if (sum_num==6'd59) begin sum_num=6'b0; end else begin sum_num=sum_num+1'b1; end end s_bit=(sum_num/10)%10;
本文档含有很多Verilog HDL例子：//与门 module zxhand2(c,a,b); input a,b; output c; assign c= a & b; endmodule //或门 module zxhor2(c,a,b); input a,b; output c; assign c= a | b; endmodule //非门 module zxhnot2(c,b); input b; output c; assign c=~ b; endmodule ////异或门 module zxhxro2(c,a,b); input b; output c; assign c=a ^ b; endmodule 两选一电路 module data_scan(d0,d1,sel,q); output q; input d0,d1,sel; wire t1,t2,t3; n1 zxhand2(t1,d0,sel); n2 zxhnot2 (t4,sel); n3 zxhand2(t2,d1,t4); n4 zxhor2(t3,t1,t2);
assign q=t1; endmodule verilog HDL实例（一） 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 Endmodule
自己看了很多材料以后，精心整理的串口通信实验原理和指导，在网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。 PS1:最后部分给出了一个测试文件，写的非常简单，只是验证了功能，不是很好的测试； PS2：代码部分看上去有点乱，因为在word中代码的层次结构无法清晰显示，如有需要，下载后把代码copy到notepad++这种类似的专用变成工具里面，就很清晰的显示代码和注释了。 第一部分：实验原理串行通信要求的传输线少，可靠性高，传输距离远，被广泛应用于计算机和外设的数据交换。通常都由通用异步收发器(UART)来实现串口通信的功能。在实际应用中，往往只需要UART的几个主要功能，专用的接口芯片会造成资源浪费和成本提高。随着FPGA/CPLD的飞速发展与其在现代电子设计中的广泛应用，FPGA/CPLD功能强大、开发过程投资小、周期短、可反复编程、保密性好等特点也越来越明显。因此可以充分利用其资源，在芯片上集成UART功能模块，从而简化了电路、缩小了体积、提高了可靠性，而且设计时的灵活性更大，周期更短。
UART简介 UART（Universal Asynchronous Receiver Transmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。常常用于短距离、低速、低成本的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。 基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。TXD是UART发送端，为输出；RXD是UART接收端，为输入。 UART的基本特点是： （1）在信号线上共有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。在发送器空闲时，数据线应该保持在逻辑高电平状态。 （2）起始位（Start Bit）：发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。 （3）数据位（Data Bits）：起始位之后就是传送数据位。数据位一般为8位一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。 （4）校验位（parity Bit）：可以认为是一个特殊的数据位。校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。在使用中，该位常常取消。 （5）停止位：停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。 （6）位时间：即每个位的时间宽度。起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。 （7）帧：从起始位开始到停止位结束的时间间隔称之为一帧。
中国石油大学 数电课程设计报告题目: 学院: 班级: 姓名: 学号: 日期: 2012 年 12月
摘要 设计要求： 利用EDA/SOPC 实验开发平台提供的16*16点阵LED以及EPC235核心板，实现循环显示“中国石油大学”这6个汉字（左移或者右移均可）。 （1）手动生成“中国石油大学”这6个汉字在16*16点阵LED 上的6个字模（即控制某些LED亮，某些LED灭）。 （2）实现循环显示“中国石油大学”这6个汉字（左移或者右移均可）。 （3）拓展要求：自主设计（如控制循环速度，方向）。 关键词： 扫描分频，控制速度，点阵，点阵汉字显示，
设计原理及方案： 1、16*16点阵LED内部结构如下图所示。 2、总体设计框图： 3、各子模块的设计： （1）、分频，扫描： module fenpin (clk_50Mhz,clk_4hz,k2,k3); input clk_50Mhz,k2,k3; // 输入端口声明
output clk_4hz; // 输出端口声明reg[24:0] count,ccount; reg clk_4hz; always @(posedge clk_50Mhz) begin if ((k2==0) && (k3==0)) ccount<=500000000; if ((k2==0) && (k3==1)) ccount<=100000000; if ((k2==1) && (k3==0)) ccount<=50000000; if ((k2==1) && (k3==1)) ccount<=10000000; if(count 一、组合逻辑实验 (2) 实验13X8译码器程序 (2) 实验2二－十进制译码器 (2) 实验3BCD码—七段数码管显示译码器 (3) 实验48－3编码器 (4) 实验58－3优先编码器 (4) 实验6十—二进制编码器 (5) 实验7三选一数据选择器 (5) 实验8半加器 (6) 实验9全加器 (7) 实验10半减器 (8) 实验11全减器 (8) 实验12多位数值比较器 (9) 实验13奇偶校验 (9) 实验14补码生成 (10) 实验158位硬件加法器的设计 (10) 实验164位并行乘法器 (10) 实验17七人表决器 (10) 实验18格雷码变换 (11) 二、时序逻辑实验 (11) 实验1D触发器 (11) 实验2JK触发器 (12) 实验3四位移位寄存器 (12) 实验4异步计数器 (13) 实验5同步计数器 (14) 实验6可逆计数器 (15) 实验7步长可变的加减计数器 (16) 实验8含异步清0和同步时钟使能的4位加法计数器 (17) 实验9顺序脉冲发生器 (18) 实验10序列信号发生器 (18) 实验11用状态机实现串行数据检测器 (19) 实验12分频器 (20) 实验13Moore状态机 (21) 实验14Mealy状态机 (23) 实验15三层电梯 (24) 实验16性线反馈移位寄存器（LFSR）设计 (32) 实验17正负脉宽数控调制信号发生器 (32) 三、存储器设计 (34) 实验1只读存储器（ROM） (34) 实验2SRAM (34) 实验3FIFO (35) 四、扩展接口实验 (39) 实验1流水灯 (39) 实验2VGA彩色信号显示控制器设计 (40) `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 19:50:45 04/19/2015 // Design Name: // Module Name: Serial_Decoder // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module Serial_Decoder( input wire clk_seri, //串口时钟，用于从串口发送命令给FPGA input wire rst, input wire RxD, output reg[1:0] modu_sel, //BPSK,QPSK,8PSK选择 output reg[13:0] ser_asf, //由串口发过来的asf output reg[31:0] ser_ftw, //由串口发过来的ftw output reg cmd_done, //上位机给FPGA发送指令结束 output reg[31:0] dina, //ROM存储器，用于存储外部PN码 output reg wea, output reg[1:0] addra ); reg cmd_rdy;//指令接收完成 reg [3:0] instr_code;//用于分辨命令，是asf还是ftw还是外部PN码 reg [31:0] cmd_data; //接收从上层发过来的命令 wire RxD_data_ready; 【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 - initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 - 串口通讯设计之 V e r i l o g实现 Revised as of 23 November 2020 串口通讯设计之V e r i l o g实现 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的SpartanII系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。 1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成： 位起始位。 ~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。 FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。 本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计 本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA 串口模块、MAX3223和DB9。各部分功能简述如下： RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有和5V两种，在本设计中选用了的器件SP3485。 在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在 /* AD0809 module v1.0 work up to 5M sample = 25us 40khz for normal clk = 2.5M sample = 30us 33khz */ module ad0809( clkin, adclk, eoc, st, ale, datain, oe, dataout ); input clkin; input eoc; input [7:0]datain; output st; output ale; output oe; output adclk; output [7:0]dataout; reg adclk; reg [7:0]dataout; reg st; reg oe; reg ale; //frequence divider for AD parameter Div_adclk = 8'd9;//(9+1)*2=20 adclk=2.5M parameter Div_clk_state = 4'd4;//(4+1)*2=10 clk_state=5M reg [8:0]div_cnt_ad;//frequence div cnt reg [3:0]div_cnt_state; reg clk_state; always@(negedge clkin)begin if(div_cnt_ad != Div_adclk) div_cnt_ad <= div_cnt_ad + 1'b1; else begin div_cnt_ad <= 0; adclk <= ~adclk; end if(div_cnt_state != Div_clk_state) div_cnt_state <= div_cnt_state + 1'b1; else begin div_cnt_state <= 0; clk_state <= ~clk_state; end end /*AD convert*/ reg [3:0]state; reg [7:0]delay; initial begin state <= 4'd0; end always@(negedge clk_state)begin case(state) 4'd0:begin //clear all st <= 1'b0; oe <= 1'b0; ale <= 1'b0; 这个程序没有仿真、没有测试。。 1 UART功能设计 1．1 UART的工作原理 异步通信时，UART发送／接收数据的传输格式如图1所示，一个字符单位由开始位、数据位、停止位组成。 异步通信的一帧传输经历以下步骤： (1)无传输。发送方连续发送信号，处于信息“1”状态。 (2)起始传输。发送方在任何时刻将传号变成空号，即“1”跳变到“O”，并持续1位时间表明发送方开始传输数据。而同时，接收方收到空号后，开始与发送方同步，并期望收到随后的数据。 (3)奇偶传输。数据传输之后是可供选择的奇偶位发送或接收。 (4)停止传输。最后是发送或接收的停止位，其状态恒为“1”。 其程序的结构框图如下： 该程序的效果是串口接受到从计算机发送过来的数据后，又把数据发回给计算机，串口通信是串行的。 其uart.v为顶层文件，包含其他模块，speed_select.v文件的作用为为uart_rx.v和uart_tx.v 设置波特率。 uart.v(顶层文件) `timescale 1ns / 1ps ///////////////////////////////////////////////////////////////////// ///////////// // Company: // Engineer: // // Create Date: 16:08:27 11/12/2010 // Design Name: // Module Name: uart // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ///////////////////////////////////////////////////////////////////// ///////////// module uart(clk,rst_n,rs232_rx,rs232_tx); input clk,rst_n,rs232_rx; output rs232_tx; wire bps_start1,bps_start2,clk_bps1,clk_bps2,rx_int; wire [7:0] rx_data; //发送模块的时钟 speed_select speed_tx ( .clk(clk), .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps1) ); //接受模块的时钟 speed_select speed_rx ( .clk(clk), .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2)verilog_FPGA实例
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