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DC综合过程,Design Compiler

DC综合过程,Design Compiler
DC综合过程,Design Compiler

Design Compiler 使用简要说明

Design Compiler可以针对层次化的组合电路或者时序电路的速度、面积和可布性进行优化。按照所定义的电路的测量特征所要达到的目标,Design Compiler综合一个电路并将其放入目标库中,这样可以生成适用于你的计算机辅助设计工程(CAE)工具的原理图或网表。

综合的过程如下图:

?读入设计及其子设计。

?设置顶层的设计特性参数

?设置实际时序和面积目标参数

?执行check_design验证设计,识别并且更正错误

?进行Design Compiler优化

在db、verilog、vhdl文件夹下设计内容都是一样的,只是形式不一样。Db文件夹:

ALARM_BLOCK.db ALARM_COUNTER.db ALARM_SM.db

ALARM_STATE_MACHINE.db COMPARATOR.db

HOURS_FILTER.db MUX.db TIME_BLOCK.db

TIME_COUNTER.db

TIME_STATE_MACHINE.db CONVERTOR.pla CONVERTOR_CKT.db TOP.db

Verilog文件夹:ALARM_BLOCK.v ALARM_COUNTER.v ALARM_SM.v

ALARM_STATE_MACHINE.v COMPARATOR.v

HOURS_FILTER.v MUX.v

TIME_BLOCK.v

TIME_COUNTER.v

TIME_STATE_MACHINE.v CONVERTOR.pla CONVERTOR_CKT.v TOP.v

Vhdl文件夹:

ALARM_BLOCK.vhd ALARM_BLOCK.vhd ALARM_SM.vhd

ALARM_STATE_MACHINE.vhd COMPARATOR.vhd

HOURS_FILTER.vhd MUX.vhd TIME_BLOCK.vhd

TIME_COUNTER.vhd

TIME_STATE_MACHINE.vhd CONVERTOR.pla CONVERTOR_CKT.vhd TOP.vhd

设置path参数

将 Synopsys_installroot/arch/syn/bin加到.cshrc文件中。

设置Setup文件

.synopsys_dc.setup的读取顺序:

在启动时,Design Compiler将搜索三个Setup文件,这三个文件都为.synopsys_dc.setup. 从这个文件中,软件工具读取初始化的信息,如使用那些库和如何定制你的图形环境等。尽管他们的名字相同,但是他们在不同的目录下。

1.Synopsys的根目录;

2.用户目录

3.启动Design_Compiler的当前目录

Tutorial——闹钟的设计

TOP

TOP是闹钟设计的最上层的模块,包括了对所有子模块的调用,而这些子模块都执行着闹钟设计的一个单独的功能。

ALARM_BLOCK

ALARM_BLOCK 是分级模块的第二级,它控制闹钟的设定。它有ALARM_BLOCK 有四个输入信号:

? ALARM 用来和HRS或MINS来设定闹铃时间

? CLK 是系统时钟

? HRS用来和ALARM 来设定闹铃时间

? MINS用来和ALARM 来设定闹铃时间

ALARM_BLOCK 有两个输出信号为:闹铃的小时和分钟。输出信号输出到MUX和COMPARATOR 模块。

ALARM_BLOCK 实例化了两个子设计:

? ALARM_COUNTER 增加闹钟小时和分钟,并反映AM和PM设定。

? ALARM_STATE_MACHINE 设置闹钟时间。它有三个状态,如Figure 6-3.

TIME_BLOCK

TIME_BLOCK 类似于ALARM_BLOCK,只不过它是控制时间。它是分级模块中的第二级模块,有四个输入:

? SET_TIME 与 HRS or MINS 设置时间

? CLK 式系统时间

? HRS 与SET_TIME 设置小时

? MINS 与SET_TIME 设置分钟

小时和分钟是TIME_BLOCK 两个输出信号,他们输出到MUX和COMPARATOR模块。

TIME_BLOCK 实例化两个子模块。

? TIME_COUNTER增加时间和分钟,并且反映Am和PM设置

? TIME_STATE_MACHINE 用来设置和保存时间,状态机有3个状态,如Figure 6-4.

MUX

MUX 决定显示时间设置,使时间和闹铃的显示有效,它有5个输入信号:

? ALARM 与HRS 或 MINS 设置闹铃时间

? ALARM_HRS 是从ALARM_BLOCK输入的闹铃小时

? ALARM_MIN 是从ALARM_BLOCK输入的闹铃分钟

? TIME_HRS 是从TIME_BLOCK输入的闹铃小时

? TIME_MIN 是从TIME_BLOCK输入的闹铃分钟

MUX 处理这些输入信号,并将结果输出到CONVERTOR_CKT, 使CONVERTOR_CKT 显示适当的时间和闹铃。缺省的显示是时间。当ALARM = 1, 显示闹铃。

COMPARATOR

COMPARATOR 比较时间和闹铃,它有四个主要的输入信号:

? ALARM_HRS 是从ALARM_BLOCK.来得小时闹铃信号

? ALARM_MIN 是从ALARM_BLOCK来得分钟闹铃信号

? TIME_HRS是从TIME_BLOCK来得小时信号

? TIME_MIN 是从TIME_BLOCK来得分钟信号

当闹铃和时间以及AM和PM都相等时,COMPARATOR 发出一个信号到ALARM_SM_2 模块。

ALARM_SM_2

ALARM_SM_2是有两个状态的状态机:IDLE 和 ACTIVATE, 如Figure 6-5.

CONVERTOR_CKT

CONVERTOR_CKT 分级的模块执行一个binary-coded-decimal (BCD)到 7段解码的功能。它将闹铃和时间的二进制表示转化为闹铃始终数字可以显示的信号。CONVERTOR_CKT 实例化两个子模块:

? CONVERTOR 在CONVERTOR_CKT设计中有两个实例。一个CONVERTOR实例转化将二进制表示的小时,另一个则转化分钟。CONVERTOR_CKT 为一个7段发光二极管显示准备转化好的信息。? HOURS_FILTER 使十位上的0的显示在10:00之前和12:59后失效。例如:九点的显示为9:00而不是09:00。

使用Design Analyzer设置设计环境

启动Design Analyzer

%design_analyzer &

读入一个分级的设计

读入VHDL包

1. 选择 File > Read.

出现读文件的窗口。

2. 双击vhdl来进到vhdl目录。

3. 选择synopsys.vhd.

4. 点击OK.

出现VHDL 的窗口window并且显示行为。

5. 当Design Analyzer提示符(design_analyzer>)出现, 在VHDL窗口中单击 Cancel。

读入最底层的设计模块

为了保证对所有模块的调用可以被正确的解析,我们要从设计的最底层模块开始读入,最后读入最上层的模块。

tutorial中最底层模块包括:

ALARM_COUNTER

ALARM_STATE_MACHINE

CONVERTOR (2)

HOURS_FILTER

TIME_COUNTER

TIME_STATE_MACHINE

使用read命令读入CONVERTOR因为它是PLA格式。.

分析VHDL设计

使用analyze和elaborate命令来读入五个VHDL文件。你可以一次性分析这些文件因为他们的格式相同,但是你必须分别elaborate他们。当你分析这些设计模块是,Design Compiler 将结果文件存在WORK目录下。

读入VHDL文件并且建立vhdl中间设计文件。

分析VHDL设计

1. 选择File > Analyze.

2. 用鼠标左键选择设计模块。选择ALARM_COUNTER.vhd。当你运行UNIX下的Design Analyzer来分析ALARM_COUNTER。

3.用鼠标中键选择其余的设计模块:

ALARM_STATE_MACHINE.vhd

HOURS_FILTER.vhd

TIME_COUNTER.vhd

TIME_STATE_MACHINE.vhd

4. 点击OK.

出现分析窗口显示分析的命令,如Figure 7-3,设计中间文件存在work库文件中。

5. 点击Cancel关闭分析窗口。

Elaborate VHDL模块

分别Elaborate这五个VHDL模块。Elaborate命令将把设计文件的中间文件解析成.db 格式。

Elaborate每个VHDL模块:

1. 选择File > Elaborate.出现Elaborate设计窗口,如Figure 7-4。

2. 选择Library中的 WORK.

3. 选择Re-Analyze Out-Of-Date Libraries

4. 选择Design list中ALARM_COUNTER(BEHAVIOR).

5. 点击OK.

在Design Analyzer窗口中,出现ALARM_COUNTER的elaborated后的图标。

6. 重复上述elaboration过程(从第1步开始)

ALARM_STATE_MACHINE (BEHAVIOR)

HOURS_FILTER (BEHAVIOR)

TIME_COUNTER (BEHAVIOR)

TIME_STATE_MACHINE (BEHAVIOR)

7. 点击Cancel关闭Elaborate窗口。

Designs view可以显示这些设计的图标

读入PLA 设计

使用Read命令来读入不是VHDL和Verilog格式的文件。CONVERTOR.pla 设计是PLA 格式的读入CONVERTOR模块

1. 选择File > Read.

2. 选择.db目录

db目录有Synopsys .db格式的文件

3. 点击OK.

读文件的窗口出现并先是db目录中的设计文件。如Figure 7-7。

4. 点击滚动条,可以看到其他的文件。

读文件窗口列出了所有目录下的文件,但是只有.snopsys_dc.setup中

view_read_file_suffix设定的后缀的文件可以显示出来。

5. 选择CONVERTOR.pla .如Figure 7-9

6. 选择Setup > Command Window.

7. 点击读入文件窗口中的OK。

Design Analyzer 读入文件并关闭读入文件窗口。

Design Analyzer 显示用其它的图标来表示第三层的设计——CONVERTOR如Figure 7-11。

8. 最小化命令窗口

读入第二级设计

第二级包括:

ALARM_BLOCK

ALARM_SM_2

COMPARATOR

CONVERTOR_CKT

TIME_BLOCK

MUX

象读入最底层设计一样analyze和elaborate上面的第二层设计

读入最上层设计

Analyze和elaborateTOP.vhd

当你读入了TOP模块后,全部的闹钟的设计的分级的层次结构都已经读入,并且显示在Designs View中有13个图标,如Figure 7-16.

用Design Analyzer设置特征参数:

在读入设计后,要说明设计的环境变量,这些环境变量包括了当信号到达端口(port)时,他们的的驱动能力,或者输出端口的负载能力。

本节就是描述如何来设置闹钟设计的这些参数。

为TOP模块设置参数

设置参数时可以使用Symbol view。

1.选择TOP.

2. 单击向下的箭头。

3. 点击Symbol View 按钮。

设置输入端口的驱动能力

假设除了CLK的所有输入端口的驱动能力为0.08(单位由目标库决定)。你可以同时选定并设定所有的要设定的输入端口。

1.使用鼠标左键来选择输入端口ALARM;

2.使用中间选择其他的除了CLK之外的所有的输入端口,见Figure 7-17。

设置驱动能力

1. 选择Attributes > Operating Environment > Drive Strength 显示Drive Strength 窗口,如Figure 7-18。

当你选择了一个端口时,在Port Name区域里会显示这个端口的名字,如果你选择了不知一个端口时,这个区域就会是空白的,而你在这个窗口输入的值将应用为所有选定的端口。

2. 在Rise Strength处键入0.08,而Fall Strength将自动会被设为0.08,因为“Same Rise and Fall”这个选项缺省的情况下是选定的。

3. 单击Apply。

你可以将端口的驱动的值设为与库中单元的输出引脚的驱动能力的值相同。当你不知道在库中你所需要地引脚的驱动值时,你可以使用drive_of 命令来找出并且设置这个值。假设CLK 的驱动值要设为与buffer单元B4I的Z引脚的驱动能力相同。

注意::

在例子中,我们用set_drive来设定驱动能力,然而set_driving_cell 比set_drive有更高的优先级。set_driving_cell命令将一个输入引脚和一个驱动单元相关联,而不是与一个具体的驱动的值相关联。

设置CLK的驱动能力

在这里,我们要将CLK的驱动能力设为与B4I的Z引脚的驱动能力相同。

1. 在Symbol view下,选择CLK。

2. 点击Rise Strength区域,按下Ctrl-u 来删掉值0.00。

3. 在Rise Strength 区域中,输入:drive_of (class/B4I/Z)。Design Analyzer 将该命令复制到Fall Strength区域。

4. 点击Apply。

Rise和fall的值(0.0335)出现在相应的框中,如Figure 7-19所示。

更改驱动能力

在设置过输入端口的驱动能力后,还可以对其进行修改。假设在本例子中,我们之前设置的输入端口SET_TIME的驱动能力不对,可以按下面的不走对其进行修改:

1. 选择SET_TIME端口。

2. 把Rise Strength的值改写为0.06,Fall Strength的值同时被更新为0.06。

3. 点击Apply。

4. 点击Cancel来关掉Drive Strength窗口。

设置输出端口的负载能力

设置SPEAKER_OUT的负载能力

负载能力用来对某个限定的模块的输出端口的负载的容量建模。你可以将端口的负载能力设置位于库单元的负载值相同。当你不清楚所需要的库单元的负载值时,使用load_of命令来决定和设置一个负载值。假设端口SPEAKER_OUT 驱动5个反向器,而反向器同库单元IVA (目标库中的一个反向器)相同。

1. 选择SPEAKER_OUT端口

2. 选择Attributes > Operating Environment > Load来打开Load窗口,如Figure 7-20。

3. 在Capacitive load 中填上load_of (class/IVA/A) * 5,在星号(*)前留个空。注意引脚A是IVA的输入端口。

4. 点击Apply,capacitive load 的值自动计算出来为7.50。SPEAKER_OUT 驱动能力为5个反向器,每个反向器的负载值为1.5,所以SPEAKER_OUT的负载值为 1.5*5 = 7.5。

5. 点击Cancel退出Load窗口。

设置总线的驱动能力

假设端口DISP1和DISP2每个的驱动能力都为3(标准负载),AM_PM_DISPLAY的驱动能力为2(标准负载)。

设置DISP1的驱动:

1. 选择DISP1。

2. 选择Attributes > Operating Environment > Load。

出现两个Load和Bus Selector窗口,如Figure 7-21。

使用Bus Selector窗口选择要设置参数的总线的位。在这个窗口中,所有的位都被选中。如果只想设置一个位的负载的话,只用选择某个位,然后在Load窗口中键入值即可。在这里,我们将整个总线设置相同的参数

3. 点击Cancel关闭Bus Selector窗口。

4. 在Capacitive load域中,键入3。

5. 点击Apply,负载值就被赋给了DISP1。

运用同样的过程将3赋给DISP2。

设置AM_PM_DISPLAY的负载能力

1. 选择AM_PM_DISPLAY。

2. 在Capacitive load域填入2。

3. 点击Apply。

4. 点击Load窗口中的Cancel。

为最上层模块设置其他的特性

有些特性是要为一个最上层模块设置的,但是并不是真对某个输入或输出端口。这些参数会对设计的优化产生一个全局的影响。这里我们要为TOP模块设置如下参数:

? Wire Load

? Operating Conditions

设置Wire Load

Design Compiler 优化以线网的扇出为基础来从连线负载(wire load)模型来估计连现长度。Design Compiler 使用这个信息来计算连线长度和传输延迟。

连线负载(wire load)模型由估计的die的大小来决定。在目标库中连线负载都有定义

如果ASIC的库支持的话,Design Compiler 以面积为基础自动选择连线负载表

1. 选择TOP。

2. 选择Attributes > Operating Environment > Wire Load,出现Wire Load窗口,如Figure 7-22,

3. 选择10x10 (class),在库文件的定义中,10x10 对应于的die的大小为1 mm x 1 mm。

4. 点击OK。

设置运行条件(Operating Conditions)

运行条件就是温度、过程、运行电压等。目标库定义了这些运行条件。库的生产厂商定一个一个与其他昌上不同的默认的运行条件。通用的默认的运行条件为:

? 温度–

? 过程– 1

? 电压– 5

Design Compiler 的静态时序分析是对设计的驱动能力,到达时间以及负载能力的变化对电路时序特征所带来的影响建模。同样,你能个分析一个设计的最好、中等、最坏特性或运行条件。

设置运行条件:

1. 选择Attributes > Operating Environment > OperatingConditions.

Operating Conditions窗口如Figure 7-23所示,其间列出了目标库中的运行条件。每一个运行条件的后面都有括号包括着目标库的名字。

DC8000使用手册

彩机工作的7个步骤: 1、充电通过充电电极丝给感光鼓表面充上高压电 2、曝光利用感光鼓表面的光导特性,感光鼓表面曝光,形成一定形状不等位的电荷区 3、显影碳粉颗粒在电场作用下吸附在感光鼓表面被曝光的区域 4、转印当打印纸通过转印辊时,被带上与碳粉相反的电荷,使碳粉颗粒按一定 的形状转印到纸上 5、分离纸从感光鼓和转印辊上分离出来 6、定影已经印上文字的打印纸上的碳粉颗粒,需要熔化才能渗透到纸里 7、清洁感光鼓表面的碳粉并未完全被转印到纸上,通过刮刀清理后,并可完成 下一轮转印成像过程。 打印常见问题(人为原因) 1.文件有明显问题(破图,掉字,白页,文件不完整,乱码,出边),但打印前没有预览检查而造成打废; 2. 文件正反错(拼错,位置错,头对头,头对脚设置问题,打印正反错位而导 致废P,纸尺寸有差别而导致错位较大 3.文件尺寸问题,尺寸太满,打不满或太靠边,图像会被打掉 4.印制单上设置与文件设置不符(克度,尺寸,正反面,页数) 5.操作员打完单子后没有提交,其他操作员又打印一遍,造成多打 6.用错纸,克度,铜版,哑粉用错

7.纸中混其它不同克度的纸,导致打废 8.单双面打错,导致单打双,双打单 9.打印薄纸夹纸,特别是80g,128g纸,打印前要多洗纸 10.份数不对,有时输入份数时会输不上去,输入后腰检查份数是否正确11.打印图像有质量问题,但是操作员发完作业后,并没有检查成品图像质量,而造成废P 12.特别强调的是正反套位的问题,打印样后腰检查正反套位是否正常,不正常一定要调整,一般在服务器上调整。 常用配件及耗材

日常操作规 1.颜色管理:a.早班人员每天上午必须校色,并把校色后打印样登记存放b.更换重要零配件(鼓,载体,一次转印辊,二次转印辊,IBT等)候及大修后,要执行校色流程 c.校色步骤(略) 2.调整双面错位: 进入步骤:钥匙键(11111)---- Tools pathway---- machine defaults 2 --- alignment adjustment -----Paper tray 1 --- alignment profile1 ----- Lead registration(调整左右错位值) side registration(调整上下错位值) 在出纸方向,图像太靠下,要调整左右值,按加;图像靠上,按减 注:调整左右值,没有作用时,说明纸尺寸不符合标准(太短或太长)3.电极丝原则上每打印5000P清洁一次,实际中每天要清洁一次 4.每日检查耗材的使用状况,及时备用或更换 5.机器大批量打印时,操作员应时刻监看设备运转情况,以防出现大批量打印错误和复本质量问题 6.大批量打印时,请经常清理接纸盘,总是等到EMPTY OCT提示才拿纸很容易造成接纸盘被压坏 7.打印到一半急停,按UI上粉红色的键或者纸盒是最好的方法,千万不要拉门,这样容易造成卡纸 8.有些人为不可判断的故障恢复,可以重新启动打印机和服务器 9.换鼓时贴上标签(日期, 当前总P数) 10.换新鼓后要打印200P左右再校色 11.加硅油量不要太多,与油槽颈部平行即可 12.IBT支架上右侧红色辊每打印10万P顺时针转一格 13.要轻推纸盒及大抽屉 14.每周日对DC8000进行大的维护保养,即执行DC8000每周日常维护规15.打印机台面上严禁放置矿泉水,酒精等液体,以防漏水造成电路板烧坏 取卡纸的方法,取卡纸请遵照两个原则:

DNDC模型使用手册

DNDC模型使用手册 ( 9.3版本 ) 新罕布什尔大学 地球海洋与空间研究所 2010年1月15日

致谢 我们感谢美国国家科学基金会(NSF)、美国航天与空间总署(NASA)、美国农业部(USDA)、环境保护署(EPA)、国家海洋与大气总署(NOAA)及国家大气研究中心(NCAR/UCAR)自1989年以来为发展DNDC模型所提供的持续支持。世界许多国家的科研人员为该模型的发展做出了贡献,他们或为模型验证提供数据,还为模型添加新的功能。这些研究者包括李长生(Changsheng Li美国)、斯苐夫·富罗京(Steve Frolking美国)、罗伯特·哈里斯(Robert Harriss美国)、里查德·泰瑞(Richard Terry美国)、麦克·凯雷(Michael Keller美国)、帕提克·葛瑞尔(Patrick Crill美国)、安姬·卫紫(Antje Weitz德国)、泰德·派克(Ted Peck美国)、卫理·温岚德(Wayne Wendland美国)、大卫·金克森(David Jenkinson英国)、王英平(Yingping Wang澳大利亚)、庄亚辉(Yahui Zhuang 中国)、戴昭华(Zhaohua Dai中国)、罗尔·布兰特(Roel Plant 荷兰)、周叶(Ye Zhou中国)、张宇(Yu Zhang中国)、林清华(Qinghua Lin中国)、王晓科(Xiaoke Wang中国)、富罗里安·史坦格(Florian Stange德国)、克劳斯·布特巴赫-巴尔(Klaus Butterbach-Bahl德国)、汉斯·帕潘(Hans Papen德国)、索菲亚·泽克美斯特-波坦斯顿(Sophie Zechmeister-Boltenstern奥地利)、郑循华(Xunhua Zheng中国)、孙建中(Jianzhong Sun中国)、秦晓光(Xiaoguang Qin中国)、斯蒂夫·佳伟斯(Steve Jarvis英国)、布朗尼·斯依德(Bronwyn Syed英国)、劳娜·布朗(Lorna Brown英国)、雷·德斯佳丁(Ray Desjardins加拿大)、沃特·斯密思(Ward Smith加拿大)、布莱安·格兰特(Brian Grant 加拿大)、 罗·萨斯(Ron Sass美国)、黄燿(Yao Huang中国)、蔡祖聪(Zucong Cai中国)、康国鼎(Guoding Kang中国)、佳瑞亚· 波佳瓦特(Jariya Boonjawat泰国)、鹤田治雄(Haruo Tsuruta 日本)、泽本卓治(Ta kuji Sawamoto 日本)、小林和彦(Kazuhiko Kobayashi日本)、邱建军(Jianjun Qiu中国)、拉福·柯斯(Ralf Kiese德国)、卡尔·特伦蒂(Carl Trettin美国)葛荪(Sun Ge美国)、徐成一(Cheng-I Hsieh台湾)、雷纳德·莱姆克(Reynald. Lemke加拿大)、瑟雷德·萨喀(Surinder Saggar新西兰)、罗波·安德欧(Robbie Androw新西兰)、阿温·缪斯(Arvin Mosier美国)、卡罗斯·爱得阿多(Carlos Eduardo巴西)、程根伟

DC-DC模块电源应用手册

DC/DC 模块电源 应用手册 广州德励电子科技有限公司 二零零七年三月二十二日

目 录 一、基本术语解释 (1) 输入电压范围(Input Voltage Range) (1) 负载电压调整率(Load Voltage Regulation) (1) 输入(线性)电压调整率(Line Voltage Regulation) (1) 输出电压精度(Ouput Voltage Accuracy) (1) 输入和输出波纹电压(Input and Output Ripple) (1) 输入与输出隔离电压(Input to Output Isolation) (1) 绝缘阻抗(Insulation Resistance) (1) 全负载效率(Efficiency at Full Load) (1) 温度漂移(Temperature Drift) (1) 温升(Temperature above Ambient) (1) 开关频率(Switching Frequency) (1) 空载功耗(No Load Power consumption) (1) 隔离电容(Isolation Capacitance) (1) 平均无故障时间(Mean Time Between Failure)[MTBF] (1) 躁声(Noise) (1) 工作温度范围(Operating temperature range) (2) 二、电源的设计及选用 (3) 确定电源规格 (3) 系统配电设计 (4) 三、电源的测试 (7) 开尔文四端测试法 (7) 模块的性能 (7) 四、电源的应用 (11) 隔离(Isolation) (11) 串联使用(Connecting DC/DC Converters in Series) (11) 并联使用(Connecting DC/DC Converters in Parallel) (11) 模块并联使用的推荐值 (12) 滤波(Filtering) (12) 输出滤波计算 (12) 限制涌浪电流(Limiting Inrush Current) (13) 容性负载 (13) 隔离电容和漏电流 (13) 过载保护 (14) 输入欠压保护 (15) 无负载过压上锁 (15) 输入短路保护 (15) EIA-232接口 (16) 隔离数据采集系统 (16) 远距离传输 (16) 减小噪声 (17) 电磁兼容 (17)

ubuntu中DC安装详细教程(修改版)

说明:本教程在ubuntu10.04 之后,一直到ubuntu11.10 上验证成功,在之前的版本应该也以。 首先表示歉意。由于之前发的那个教程在破解的地方少截了一张图,部分人无法找到文件,造成无法破解,对那些已经下载了的朋友造成误导,表示歉意。为了能使更多的人正确破解并应用这个强大的软件,所以在此重新安装一次,并编写教程,顺便改正上次其他的几个小错误。 1、准备安装文件(setup 文件夹),内容如下图: 2、在主目录下建立soft 文件夹,并在soft 文件夹下建立dc2012,在dc2012 下新建dc、scl 文件夹,同时把setup 文件夹也拷贝到soft 文件夹下(本教程中,主目录为lbq 文件夹,在上步骤中,已经把setup 文件夹拷贝到soft 文件夹下了)。 3、由于早期的ubuntu 默认没有安装csh,需要先打开终端,运行sudo apt-get install csh,11.04版之后的好像都默认安装了。然后在ubuntu 软件中心中搜索wine,并安装成功(在后面的破解中需要用到wine)。 4、开始安装。如下图,按照图中所示路径,进入到该文件夹中,右键单击setup.sh,“” 点击属性,打开选中允许以程序执行文件(E)”。 权限标签, “ “”

5、右键单击setup.sh,“” 点击打开,如下图6“” 、点击运行,如下图: 7“ 、点击Start”,如下图:

8、选择所要安装软件dc “ 的原程序路径。点击Browse...”,选择路径如下图所示: 9“ 、点击Done”,如下图所示:

10“ 、一路Next”,遇到的几处选择如下几幅图所示,紫色表示选择。

中文DC文档

max_transition可以定义为上升或下降电阻和线网负载的乘积,除了工艺库中提供的,用户也可自己定义,而实际采用的是最严格的那个定义值。 相比较max——transition并不直接控制线网的实际电容,而max_capacitance作为直接控制电容的限制而提出的。但是其cost function是基于总的电容而不是瞬态时间。二者可以同时定义。没有违反约束的定义是:驱动pin或者是port的max capacitance大于或者是等于所有被驱动管的电容之和。 Max transition和max fanout 和max capacitance可以用来决定设计中的buffer个数。―――影响时间参数 优化约束―――对时间的约束优先于对面积的约束。在满足对面积的约束之前,会尽量的考虑满足对时间约束条件的满足。 对时间的约束―――-时序电路中通过对时钟的定义来达到,set input delay和set output delay。 ――――组合电路通过对set max delay和set min delay来设定点点之间的时间延迟,max delay通过设定set max delay和creat clock来达到; 而min delay通过设定set min delay和对保持时间的要求来达到。其中的使用set fix hold来固定保持时间。 优化的过程就是减少代价函数的过程――包括设计规则代价函数和优化代价函数。Max delay cost;min delay cost;max power cost;max area cost; 其中max delay cost是代价函数中具有最优权。 Max delay cost的计算:最差的违背和每个路径组的权重之积――worst violation;path group; 当设计不能满足时序单元的建立时间的要求的时候,违背就发生了。一般,把由一个时钟约束的路径组合成一个路径组,这样每个时钟都建立了一个单独的路径组,而剩余的路径组合成默认的路径组,如果在没有时钟的情况下,所有的路径都组合成一个默认的路径组。而综合总是针对路径进行的,所以很容易给每个路径定义其权重。如:max delay cost=1×1+1×2+1×3=6 min delay cost次重。与路径无关,是所有的最差的min delay违背之和,当实际的延迟时间小于设定的期望的延迟时间的时候,违背就发生了。如:min delay=1+2+3=6 max power是用于ECL电路中。 综合时候的时钟设定: 设定时钟树的时候,使用set dont touch network来设定时钟的dont touch参数值,防止 buffers。 Synopsys的STA不报告时序单元中针对时钟管脚的延迟(认为是理想状态-0)。如果时钟经过门单元的话,则不能认为时钟延迟是0,所以也要设定set clock skew-proagated选项来得到非零的时钟延迟,如果ASIC提供商已经定义了相对于时序单元管脚的潜在的时钟skew的上限的话,可以用set clock skew -uncertainty来定义skew。在设定完时钟之后,我们要使用set input delay和set output delay-option来设定输入输出端口的时间设定。用set multicycle path来设定复合时钟。

dc使用教程

DC使用说明 文件说明:在进行下面的演示时需要用到两个文件,一个是example1.v,它是描述一个电路的verilog代码,我们的目标就是用DC综合这个代码得到满足约束条件的电路网表;另一个是dc.scr,它是综合example1.v的脚本文件。这两个文件都在/home/student1000目录下,大家把它们拷贝到自己的目录下,以备使用。DC既可使用图形界面,也可不使用图形界面而直接运行脚本来综合电路。 一、DC图形界面的使用。 1.DC图形界面的启动 1.1 打开一个终端窗口,写入命令dv –db_mode,敲入回车。 则DC图形界面启动,如下图所示

红框处是DC的命令输入框,以下在图形界面上的操作都可以在命令输入框中输入相应的命令来完成。 选择Help----- Man Pages可以查看DC的联机帮助。相应指令:man。例:man man表示 查看man命令的帮助。man create_clock表示查看creat_clock命令的帮助。

2.设置库文件 选择File---- Setup 需要设置以下库文件,如下图。 相应指令: set search_path [list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys] set target_library { smic25_ff.db } set link_library { smic25_ff.db smic25_ss.db } set symbol_library { smic25.sdb }

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