§12-5 二端口网络的联接
一、二端口网络的级联
..
..
..
1112112222.
.
.
.
.
.
111
2112
222
U U U U U U I I I I I I ====-==
......112112221212......1121122212 , U U U U U U
T T T I I I I I I ????????????????????????==????????????---????????????
已知 。 求＝。
解：
(1112112222111212)
......1112112222 = U U U U U U T T T T T T T T I I I I I I ????????????
????????????===????????????---????????????
＝= 故
二、二端口网络的并联
12Y Y Y =+
三、二端口网络的串联：
12
Z Z Z =+
四、二端口网络的串并联：
12H H H =+
1 1’
2
2’
2
2
0.5
j25,?j0.021L A B Z C D ????
==???????
?
max 例：已知问时可获得最大平均功率，并求此P 值。
+
_
2U 。
l
s I 。
1I 。
。
15Ω 2
1=∠
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
§8-4 理想变压器 一、电路符号： 二、定义式： 时域形式 12 12 1u nu i i n ==- 相量形式 . . 12 . .12 1U nU I I n ==- 注意：参考方向的改变，其对应的定义式也要改变。 例1： .. 12. . 12 ()1U n U I I n =- =- 例2： .. 12. ..12211()()U nU I I I n n ==--= 三、理想变压器必须满足的三个条件： 1、本身无损耗，120R R ==； 2、k =1，全耦合； 3、12,,, L L M n →∞→∞→∞=但 + _ _ + . 1U . 2U . 1. 2I _ + . 1U . 2U . 1I . 2_ + . 1_ + .1U .2U . + _ + _ _ + u 1 u 2 i 1 i 2
四、描述方程和变比n ： 图示为铁心变压器的原理示意图，当原副边线圈中均流过电流时，其磁通变化如图所示。 根据条件②: 有Φ12＝Φ22，Φ21＝Φ11 初、次级线圈的主磁通 Φ＝Φ1=Φ2＝Φ11+Φ22 使线圈的总磁链 Ψ1＝Ψ11+Ψ12＝N 1 (Φ11+Φ12)＝N 1Φ Ψ2＝Ψ21+Ψ22＝N 2 (Φ21+Φ22)＝N 2Φ 主磁通的变化在初、次级线圈分别产生感应电压u l 和u 2。 由条①:111112222 .....................d u N d d u N u N n dt dt dt u N ψφφ = ====∴ 由条①:. . . . . . 121222222 j 1j j .............j j M I U M I L I I U L L ωωωωω=+=-+ 由条② :M = 由条③ :2L n →∞= ..21I n I =-∴ 五、阻抗变换性质： 1、 从副边变换到原边 . I _ + . 1U . 2U .I .' + _ . I . I . ' I _ + . 1U . 2U + _
第七章 正弦稳态电路分析 §7-1 阻抗和导纳 一．阻抗 1． 定义：在正弦稳态无源二端网络端钮处的电压相量与电流相量之比定义为该二端网络 的阻抗，记为Z ， 注意：此时电压相量U g 与电流相量I g 的参考方向向内部关联。 u i U U Z I I ψψ∠= ∠ （复数）阻抗()Ω z j Z R X ψ=∠=+ 其中 ()U Z I = Ω —阻抗Z 的模，即阻抗的值。 Z u i ?ψψ=- —阻抗Z 的阻抗角 z cos ()R Z ?=Ω —阻抗Z 的电阻分量 z sin ()X Z ?=Ω —阻抗Z 的电抗分量 电阻元件的阻抗： 在电压和电流关联参考方向下电阻的伏安关系的相量形式为 R R U R I = 则 R R R U Z R I == 电感元件的阻抗： 在电压和电流关联参考方向下电感的伏安关系的相量形式为 g U U Z I =- g g g R X |Z | Z ? g R U g R I 与R U 共线 阻抗三角形
L L j U L I ω= 则 L L L L j j U Z L X I ω== 电容的阻抗： 在电压和电流关联参考方向下电容的伏安关系的相量形式为 C C C C C j 11j j I C U U I I C C ωωω===- 则 C C C C 1j j U Z X C I ω=-= C 1X C ω=- —容抗 2. 欧姆定律的相量形式 U Z I = j g g 1j - C U g g C
电阻、电感、电容的串联阻抗： 在电压和电流关联参考方向下，电阻、电感、电容的串联，得到等效阻抗eq Z R L C eq R L C 1 L C Z Z I Z I Z I U Z Z Z Z I I R j L R jX jX R jX j C Z ωω?++= = =++=++=++=+=∠ 其中：阻抗Z 的模为 ||Z = 阻抗角分别为 1/L C Z X L C arctg arctg arctg R R R X X ωω?+-===。 可见，电抗X 是角频率ω的函数。 当电抗X ＞0(ωL ＞1/ωC )时，阻抗角φZ ＞0，阻抗Z 呈感性； 当电抗X ＜0(ωL ＜1/ωC ＝时，阻抗角φZ ＜0，阻抗Z 呈容性； 当电抗X ＝0(ωL ＝1/ωC )时，阻抗角φZ ＝0，阻抗Z 呈阻性。 3. 串联阻抗分压公式： 引入阻抗概念以后，根据上述关系，并与电阻电路的有关公式作对比，不难得知，若一端口正弦稳态电路的各元件为串联的，则其阻抗为 ∑==n k k Z Z 1 串联阻抗分压公式 eq k k Z U U Z = 二．导纳 1．定义：正弦稳态无源二端网络端钮的电流相量与电压相量之比定义为该二端网络的 C g
第11章 电路方程的矩阵形式 §11-1图的概念 1，图(线图)：以G 表示支路，节点分属不同的集合。 2，有向图： 标出支路电压，电流参考方向的图。 3，连通图：任意两个节点间至少存在一条由支路构成的路径。 4，子图： 若图G1中所有支路和节点都属于图G ，就把G1称为G 的子图。 如图11-1(b)、(c)、(d)、(e)所示的图都是图11-1(a)所示图G 的子图。 (a) (b) (c) (d) (e) 图11-1 图G 与其一些子图 §11-2 回路、树、割集 一、 回路：在图G 中的任一闭合路径称为一个回路，但每一个节点上仅有两条支路相 连 例如：
(a) (b) (c) 二、树 1，定义：在连通图G中，把所有的节点连通起来，但不包含任一闭合路径的部分线图称为一棵树。 ①含所有节点，②不具有回路，③连通的，④为G的子图。 56 6 5 (a) (b) (c) 56 5 5 (d) (e) (f) 电路的图G如图(a)所示，图(b)为图G的一棵树，图(c)不是图G的树（未含所有节点）；图(d)不是图G的树（出现了回路）；图(e)不是图G的树（不是连通图）；图(f)不是图G的树（不是图G的子图）。 2，树支：属于一棵树的支路称为该树的数支。 树支数＝n－1＝独立节点数
3，连支：不属于一棵树的支路称为该树的连支。 连支数＝b-(n-1)=独立回路数。连支的集合称为余树、补树 三、基本回路：在图G 中选取一棵树后，由一条连支及相应的树支所构成的回路称为该树的基本回路(单连支回路)。 1. 基本回路数=连支数。 2. 基本回路的KVL 方程相互独立。 3. 不同的树对应于不同的基本回路。 四、割集：图G 中所有被切割支路的集合同时满足下列两个条件时称为割集。 1，移去所有被切割支路时原图成为两个分离部分。 2，留下任意被切割支路时，原图依然连通。 注意：每一条支路只能被切割一次。 割集意义下的KCL 方程：0k i =∑ 穿入割集时取”-”，否则取”+” 五、基本割集 在连通图G 中选取一棵树后，由一条树支及相应的连支构成的割集称为该树的基本割集。 1，基本割集数=树支数=独立节点数。 2，基本割集的KCL 方程互相独立。 3，不同的树对应不同的基本割集。 如图(a)所示图G 中，如果选支路2、3、5为树支，则基本割集组为Q 1(1、2、4)，Q 2(4、5、6)和Q 3(1、3、6)，如图(b)所示；如果选支路2、3、4为树支，则基本割集组为Q l (1、3、6)，Q 2(1、2、5、6)和Q 3(4、5、6)，如图(c)所示。 5326
设计目的： 1.掌握CMOS反相器和两级CMOS运算放大器的电路图基本原理。 2.熟练掌握并运用tanner作图软件。 3. 基本能根据仿真图对电路进行基本分析 一．CMOS反相器 1.工作原理 1）.基本电路结构 2）.开启电压|UTP|=UTN，且小于VDD。当uI= UIL=0V时，VTN截止，VTP导通， uO = UOH≈VDD当uI =UIH = VDD ，VTN导 通，VTP截止，uO =UOL≈0V 3.）工作特点 VTP和VTN总是一管导通而另一管截止，流过 VTP和VTN的静态电流极小（纳安数量级），因而 CMOS反相器的静态功耗极小。这是CMOS电路最 突出的优点之一。 2.用Tanner仿真 1）cmos反相器电路图
2）反相器 瞬时分析 生成t-spice文件如下： 进行仿真： 仿真状态窗口：
仿真结果报告文件：
3）反 相器 瞬时 分析 在 W-Ed it中 观看 仿真 结果 4）反相 器直流 分析在 W-Edit 中观看 仿真结 果 3.用Tanner画CMOS反相器版图
二．两级CMOS运算放大器设计 设计原理分析： 单级有源负载差动放大器的增益一般可达几十到几百倍左右。但作为运算放大器，这个增益是不够的，因此还需要多级级联。下面我们来分析两级CMOS运算放大器。 两级CMOS运算放大器的基本电路图如下：
V 9 V 3U r I D3 I D1 V 1 V 4U i I D4I D2V 2 V 5 U DD ?à??213￥C c A U o I SS V 8 V 7 V 6 U SS 图一 电路图 下面我们根据题设指标，tanner 下进行仿真，并进行分析： 已知: K N=μn C ox=25 μA /V2， K P=μpCox=12.5 μA /V2， Cc=5 pF ，功耗Pm ≤10 mW ，U DD=9 V ， λN=0.01 Ｖ-1,λP=0.015 V-2,U TH=1V 。 要求：Aud>5000，单位增益带宽GB=3MHz ，压摆率SR=2V/us 。 1. 根据总功率Pm=10mW ，Udd=9V ，可求出允许总电流I=Pm/Udd=1100uA 2. 根据压摆率SR=2V/us,算出第一级偏置电流Iss. SR=Io1(max)/Cc ，Io1=Id4-Id2=Id1-Id2,Id1最大值为Iss,Id2最小值为0，故Io1(max)=Iss 。Iss=SR*Cc=10uA 。 区Iss=100uA,Id1q=Id2=50uA.
裂相（分相）电路的设计及其电压、功率与负载关系的讨论 南京理工大学XXXX学院 摘要：本文主要利用Multisim14.0仿真设计软件模拟的裂相电路。设计将单相交流源分裂成分裂成相位差为90°的两相电源和相位差为120°的对称三相电压电路。研究其电压与负载的关系曲线并且论证了当负载为空载时功耗最小。最后讨论分相电路的用途。 关键词：裂相电路单相电源多相电源负载电压功率 引言：分相电路可以把交流电压源分裂成具有相位差的多相电源，而多相电路性能稳定，与单相电路相有很多优越性，裂相技术在实际应用中还有很大的潜力有待开发。本文主要是研究如何将一个单相的交流电源分裂成多相交流电源的问题。通过实验，研究裂相后的电源接不同性质负载时电压的变化。 正文： （1）实验材料与设备装置： （2）实验过程与结果讨论：
一、将单相交流电源（220V/50Hz ）分裂成相位差为90°两相电源。 实验原理：把电源Us 分裂成U1和U2两个输出电压。如下图所示为RC 分相电路中的一种，它可将输入电压Us 分裂成U1和U2两个输出电压，且使U1和U2的相位差为90度。电路原理图如图1，图2。 图1 图2 图中输出的电压U1和U2分别和输入电压Us 为： Us U 1＝2 )11(11C wR +（1） Us U 2＝2 )221 ( 11C wR +（2） 对输入电压Us 而言，输出电压U1和U2与其的相位为： Φ1=-tg 1 -(wR1C1)（3） Φ2=tg 1 -( 2 21 C wR )（4） 或 ctg φ2=wR2C2=-tg(φ2+90°)（5） 若 R1C1=R2C2=RC （6） 必有 φ1-φ2=90°（7） 一般而言，φ1和φ2与角频率w 无关，但为使U1与U2数值相等，可令 wR1C1=wR2C2=1（8） 实验过程： 1、根据上面的原理要求设计出电路图，如图三。空载时的输出波形及电压如图4，图 5
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
§11-3 关联矩阵 回路矩阵 割集矩阵 一、关联矩阵 0 A i = 支路电流列向量 关联矩阵 , 支路与节点的关联关系 降阶的关联矩阵 11 jk k j a k j k j +??=-??? 支路与节点关联，且离开支路与节点关联，且指向支路与节点不关联 二、回路矩阵 1，独立回路矩阵： 支路电压列向量 独立回路矩阵, 反映支路与独立回路的关联关系 11 jk k j b k j k j +??=-??? 支路与回路关联，且方向一致支路与回路关联，且方向不一致支路与回路不关联 2，基本回路矩阵： f B 约定： ①将连支与树支按支路编号由小到大分别集中排列 ②将连支对应的列号取为基本回路号 ③取连支方向作为基本回路方向 举例：如下图支路1、2、4为连支，支路3、5、6为树支，则基本回路如下 5 3
124356 1001100101111001011f t t B B ????=---=? ???????--?? 标准形式 三、割集矩阵 1，独立割集矩阵 1123 21 34631 56:0: 0:0Q i i i Q i i i i Q i i i -++=-++=-+= 1234561110001011010100011i i i i i i ???? ?? -??????-=????????-?????????? 0Qi = 支路电流列向量 独立割集矩阵,反映支路与独立割集的关联关系 1,1,0kj k j q k j k j +??=-??? 支路与割集关联且方向一致支路与割集关联且方向不一致支路与割集不关联 2，基本割集矩阵 f Q 约定： ①将树支与连支按支路编号由小到大分别集中排列 ②将树支对应的列号称为基本割集号 ③取树支方向作为基本割集方向 Q
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
§4-2 替代定理 一 定理 在任意的线性或非线性网络中，若已知第K 条支路的电压和电流为U K 和I K ，则不论该支路是什么元件组成的，总可以用下列的任何一个元件去替代： 即：1）电压值为U K 的理想电压源； 2）电流值为I K 的理想电流源； 3）电阻值为U K /I K 的线性电阻元件R K 。 替代后电路中全部电压和电流都将保持原值不变。 替代定理如图4-2-1(a)所示电路说明。 图4-7(a) 图4-7(b) 图4-7(c) 图4-7(d) 证明：对图4-7(c)根据网孔分析法有第k 个网孔电流方程为： k11k22kk k k R I R I R I U ++++=- k11k22kk k k k k k ()R I R I R R I R I U ++++-+=- k11k22kk k k k k k ()0R I R I R R I U R I +++++=-+= 可见该方程与图4-7(d)对应。 例：如图4-8(a)所示电路中1310,44, 2.8s s U V I A I A I A ====时，， 130,20.5,0.4s s U V I A I A I A ===-=时，； 若将图（a ）换以8Ω电阻，在图（b ）中求10s I A =时，13??I I == K U K + _ K K K U R I =
图4-8 解：图（a ）中，根据叠加定理得 12334,s s s s I kU k I I k U k I =+=+ 12342 4 4104 2.81040.5020.402K K K K K K =+=+??? ? -=+=+?? 1324 0.50.2 0.250.2K K K K ==??? ? =-=?? 130.50.250.20.2s s s s I U I I U I ∴=-=+ 图（b ）中将8Ω电阻用电压源（-8I 1）替代如图（c ）则 111313 0.5(8)0.25100.50.2(8)0.210 2.8I I I A I I I A =?--?=-????? =?-+?=?? U + _ I 3 I 3 8Ω I 3 -8I + _
南京理工大学 电子线路课程设计 实验报告
摘要 本次实验利用QuartusII7.0软件并采用DDS技术、FPGA芯片和D／A转换器，设计了一个直接数字频率信号合成器，具有频率控制、相位控制、测频、显示多种波形等功能。 并利用QuartusII7.0软件对电路进行了详细的仿真，同时通过SMART SOPC 实验箱和示波器对电路的实验结果进行验证。 报告分析了整个电路的工作原理，还分别说明了设计各子模块的方案和编辑、以及仿真的过程。并且介绍了如何将各子模块联系起来，合并为总电路。最后对实验过程中产生的问题提出自己的解决方法。并叙述了本次实验的实验感受与收获。 关键词数字频率信号合成器频率控制相位控制测频示波器 Abstract This experient introduces using QuartusII7.0software, DDS technology，FPGA chip and D／A converter to design a multi—output waveform signal generator in which the frequency and phase are controllable and test frequency,display waveform. It also make the use of software QuartusII7.0 a detailed circuit simulation, and verify the circuit experimental results through SMART SOPC experiment box and the oscilloscope. The report analyzes the electric circuit principle of work,and also illustrates the design of each module and editing, simulation, and the process of using the waveform to testing each Sub module. Meanwhile,it describes how the modules together, combined for a total circuit. Finally the experimental problems arising in the process of present their solutions. And describes the experience and result of this experiment.
集成电路设计基础复习提纲 一EDA常用命令 ls 显示当前目录下的文件和路径。Pwd显示当前文件的绝对路径.。Cd进入指定目录。More显示文件内容。Cp拷贝。Mkdir创建目录。tar 打包。zip压缩。unzip解压。ftp传送文件。 二基本概念 1版图设计 CIW命令解释窗口, Library 库，Reference Library相关库, Library Path库路径，Cell单元，View视图，Techfiler.tf工艺文件, cds.lib库管理文件, techfile.cds ASCII 文件，LSW图层选择窗口，display.drf图层显示文件。LayerPurpose Pair层次用途配对，Cellview Attributes and Properties单元视图属性，Instance单元，Snap Mode 光标按钮画线条或图形的模型。Stream。数据流（一个标准数据格式用在cad系统间传递物理设计数据） parameterized cells，参数化单元。Flatten，打平 设计方法 1 CIC设计流程 ①设计规划。②建库。③原理图输入。④电路仿真。⑤单元模块版图。⑥TOP 版图。⑦验证。⑧输出GDSII。⑨制掩膜。⑩流片封装测试。 2CIC建库的步骤，工艺文件和显示文件的使用。 建库进入设计项目所在的文件夹，打开名利窗口输入icfb，在ciw菜单栏中选择file-creat-creat new library，选择要连接的Techfiler.tf或者选择相应库作为链接库，后根据指示完成余下的操作 工艺文件p1-40说明图层连接，等效连接，不可被重叠，自动布线，设计规则等情况 ciw-technology-file-dump ,design,layout definations,ascll 命名.Tf，ok;/techpurposes /techlayers;/techdisplays;/techlayerpurposepriorities(图层目的优先)；：q！（保存退出）：wq！（写后保存退出）；/ptap File-load 显示文件的使用：在显示资源编辑窗口里编辑并保存（display。drf）长期有效 添加新包，先编辑显示文件再在显示资源编辑窗口里编辑其填充等；file—save；tools-display resources-mergefile;分配图层目的配对。 3单元版图绘图方法及编辑基本方法， 新建，根据设计要求选择图层用不同的绘图命令绘制和按参数编辑、连接，测试4绘图及编辑常用命令的使用： Create— Rectangle 。create-rectangle left点拉升点 Instance、create-instance(名字不可改)填写库cell view 坐标等 Path、create-path 1点2点+回车/双击 Pcell、edit-hierarchy（分层）-make cell 填写，画长方形区域，ok Polygon、create- Polygon（F3），选择图层，点，点等，回车 Conics create-arc，点，点，点回车
数字集成电路设计课程教学大纲 英文名称：Digital Integrated Circuits 课程编码：B09062 课程类别：必修 学分数：48 学时数（理论、实验分别表示）：48/0 周学时：3 课内学时/课外学时：1/1 授课学期：第六学期 适用专业：电子科学与技术 先修课程：微电子物理基础、数字电路与系统 考核方式：闭卷考试 一、教学目的要求。 本课程是电子科学与技术专业四年制本科生的一门必修课。通过学习，使学生能掌握数字CMOS 集成电路的基本原理及其分析与设计方法，了解集成电路的发展动态，初步熟悉集成电路的设计流程。 二、课程主要内容及基本要求。（标“*”者为重点内容；标“△”者为难点）（一）TTL集成电路 分析：TTL集成电路的基本电路。 （二）TTL集成电路版图设计*△ TTL集成电路版图设计规则、设计要求。 （三）NMOS逻辑集成电路 NMOS的直流特性、瞬态特性和功耗。 （四）CMOS逻辑电路△* CMOS逻辑门的构成特点；CMOS与非门和或非门的分析及其设计；组合逻辑电路的设计；类NMOS电路；传输门逻辑电路计。 （五）MOS集成电路版图设计△ MOS集成电路版图设计、设计要求。
（六）双极电路的基本器件结构 双极电路的基本器件结构、应用举例。 （七）MOS电路的基本器件结构* MOS电路的基本器件结构、举例分析。 （八）MOS电路的分析△* MOS电路的直流分析、交流分析等。 （九）版图设计*△ VLSI的设计方法；门阵列和标准单元设计方法；版图设计。 三、课程主要环节及时数分配见下表： 四、教学的深度与广度 通过本课程的授课，使学生掌握双极和MOS两种工艺条件下的数字电路的设计和分析方法。分析部分包括器件结构、电气参数和电路功能的分析；设计部分包括双极和MOS基本组合电路和时序电路的设计及其对应的版图设计。五、对知识、能力结构、综合素质的要求 了解数字集成电路的设计与分析，包括TTL集成电路、TTL集成电路版图设计、NMOS逻辑集成电路、CMOS逻辑电路、MOS集成电路版图设计、对双
本人11年考南理工自动化专业硕士，初试专业课考的电路，考的不好，因此，希望12年的考电路的朋友都考个好成绩。 对于专业课的复习。我现在还有点记忆，写下来，送给将来考电路的朋友们： 下面我主要谈一下复习的重点 首先前四章都是基础知识，出题老师从来没有单独出过题，都是融合到后十三章当中的。但是这些必须会，而且要理解透彻，这些内容主要有：电流和电压的参考方向问题，功率（发出功率和吸收功率与参考方向的关系），电压源电流源，受控源（这个很重要），还有基尔霍夫定律，KCL KVL方程，支路电流法，网孔电流法，回路电流法，节点电压法 ，这些内容是整个电路基础的重点，贯穿所有的考题。 第四章是电路定理本章每年必出一个大题（不出意外明年会考），一般是第一题，很多同学可能以为第一题不会太难，但是恰恰就是这第一题难住了很多同学，很多同学在这一题上下了很多时间，不但没有做出来，还浪费了很多时间，好多同学就因为这没有做完整套试卷，最后导致没有考及格。第一题主要考察第四章内容叠加原理，齐次定理，替代定理，互易定理（今年第一题我就用了），有时候还会考特勒根定理，我记得笔记上有一题或者是真题解法就是用的特勒根定理，那一题用互易定理也能做出来，所以互易定理一定要看。 另外第四章还有考点就是最大功率问题，这个题目以前也有单独出题，现在大多和之后的知识点综合出题，比如与非线性电路或者二端口网络结合出题，现在也记不太清了。这种题应该算比较简单的了吧，其实考的就是戴维南等效电路，求开路电压和等效电阻（等效电阻这个词可能不太合适，大家都明白）。求等效电阻的方法有： 1，等效变换发（不含受控源）：独立电源置零，串并联简化电路求等效电阻。 2，含有受控源，独立电源置零，在端口外加电压源，求端口电流，二者比值即为所求。 3，开路短路法，即求开路电压和短路电流，二者比值即为所求。 4，待定系数法，独立源不置零，外加电压源Us产生电流i，那么Us=Ai+B 开路电压即为B，等效电阻为A。 这求等效电阻的四种基本方法，做题时结合题目选择合适的解题方法（比如求开路电压用节点电压法等等），能节省不少时间，自己要多多实践。 第五章讲的是含有运算放大器的电阻电路，这一章也是每年必考一题，11 年这道题考的比较简单。南理工出题一般都是3~4个运算放大器，一看都吓坏了。其实这题并不难，这种题目一般都是求Uo/Ui ,或者求等效输入电阻，或者求网络函数了。解决这种只要会用节点电流法知道理想运放的特性就行了，这道题就应该不是问题。 第七章是一阶电路和二阶电路，每年必考答题，做这种题，要知道三要素法（这个就可以了，一般题目有要求用三要素法），也可以用S域求解（没有要求可以考虑）。南理每年出题看似很复杂，猛一看这不是二阶电路吗，不好做，再自习一看就会发现，其实是一阶电路比如09年第三题07年第三题等等吧。解这种题就是三要素法，其他不说了。
§7-2 简单正弦稳态电路的分析、相量图 例1： 已知：S ()V u t t =，求：L C (),(),()i t i t i t 解：将电路转化为相量模型 L 1 j j3000j 1k 3Z L ω==?=Ω C 6 1 j j2k 1 3000106 Z -=-=-Ω?? eq (12j)j 12j 1(2j 1)(1j 1) 1.5 1.5 1.52j 1.5k 2.536.9(1j2)j 11j 12 Z k -?+++= +=+=+=+Ω=∠Ω -+- S eq 4001636.9mA 2.536.9 U I Z ∠===∠-∠ C j 1j 11636.998.1mA (1j2)j 11j 1I I I ===∠-=-+- L C 1j225.355.3mA (1j2)j 1 I I I I -==-=∠--+ ()36.9)mA i t t ∴=- C ()16c o s (3000 98.1 )m A i t t =+ L ()22c o s (3000 55. 3)m A i t t =- μF (t ) Ω g
例2：已知：U =100V , I =5A, 且U 超前I 53.1 ，求L ,R X 解法1 ：令50A I =∠ ，则10053.1V U =∠ eq 10053.12053.112j 1650U Z I ∠===∠=+Ω∠ 12,16eq eq R X ∴=Ω=Ω 2 L 22 L 2 L L 22L 1210032516R X R X R R X X R X ??=??+=Ω????????=Ω=??+? 解法2 ：令1000U =∠ —纯实数， 则553.1A 3 I =∠-=- R 1000100 33U R I ∠===Ω L L 1000j25j4U Z I ∠===Ω- 例3：已知C 2A I =，R I =，L 100X =Ω，且U 与C I 同相，求U ＝？ R g R j X L g L 纯虚数
数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？