课程设计任务书
学生姓名：李卓怡专业班级：电子科学与技术0801
指导教师：吴友宇工作单位：信息工程学院
题目: 数字频率计
一、设计目的
①根据设计要求，完成对数字频率计的设计的设计。
②进一步加强对VHDL语言的巩固和练习。
二、设计内容和要求
设计一个3位十进制频率计，其测量范围为1MHz。量程分10KHz、1000KHz、1MHz三档（最大读数分别为9.99KHz、99.9KHz、999KHz）。
三、初始条件
Quartu sⅡ软件、FPGA芯片；
四、时间安排
1、2011年1月12日集中，课程设计任务布置、选题、查阅资料。
2、2011年1月13日至2011年1月17日，软件编程、仿真和调试，实验室
检查仿真结果，验证设计的可行性和正确性。
3、2011年1月18日至2011年1月20日，设计的硬件调试。
4、2011年1月21日，机房检查设计成果，提交设计说明书及答辩。
课设答疑地点：鉴主13楼电子科学与技术实验室。
指导教师签名：年月日
系主任（或责任教师）签名：年月
摘要...............................................................................................................................I ABSTRACT.................................................................................................................. II 绪论 (1)
1 EDA简介 (2)
2 FPGA芯片 (3)
3 频率计 (4)
4 技术性能指标 (4)
5 频率计的设计原理 (5)
5.1频率计测量频率的原理 (5)
5.2频率计测量周期的原理 (5)
6 频率计控制 (6)
6.1设计核心 (6)
6.2频率计的模块设计 (6)
6.2.1 分频模块 (6)
6.2.2 闸门信号模块 (7)
6.2.3 计数模块 (7)
6.2.4 量程选择模块 (8)
6.2.5 锁存模块 (9)
6.2.6 译码模块 (9)
7 频率计显示 (11)
7.1 数码管显示 (11)
7.1.1数码管 (11)
7.1.2数码管选择 (12)
7.2选择输出计数模块 (13)
8 频率计测量周期顶层电路原理图设计 (13)
9 下载测试 (15)
9.1编译 (15)
9.2管脚配置 (15)
9.3编程下载 (15)
9.4编程测试 (15)
10 心得体会 (16)
参考文献 (17)
附录 (18)
数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波，方波，三角波，尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量他们的周期。经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪，计价器等。因此数字频率计在测量物理量方面应用广泛。本设计用VHDL在CPLD器件上实现数字频率计测频系统，而且还能对其他多种物理量进行测量。具有体积小，可靠性高，功耗低的特点。采用VHDL编程设计实现的数字频率计，除被测信号的整形部分，键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速，精确，可靠，抗干扰性强和现场可编程等优点。
关键词：FPGA芯片；VHDL语言；数字频率计；EDA技术；
Abstract
Direct digital frequency meter is measured with a decimal number to show the frequency of a measuring device. It not only can measure the sine, square, triangle, spikes and other signals with the cyclical nature of the signal frequency, but also can measure their periods. Modified, can measure the pulse width, made of digital pulse-width measuring instrument; can measure the capacitance of capacitors made from digital measuring instrument; in the circuit to increase the sensor can also be made into digital pulse meter, meter and so on. Therefore, digital frequency meter terms widely used in the measurement of physical quantities. CPLD with VHDL in the design of devices for digital frequency meter measuring frequency systems, but also on other kinds of physical measurements. Small size, high reliability, low power consumption.Implemented using VHDL Programming digital frequency meter, in addition to the plastic part of the signal, and digital key input part display part, the rest all in one FPGA chip implementation, the entire system is very streamlined, and flexible change of scene. Without changing the hardware circuit, based on various improvements to the system can further improve system performance. The high-speed digital frequency meter, accurate, reliable, strong anti-interference and the advantages of field-programmable.
Keywords: FPGA chip; VHDL language; number frequency meter; EDA technology;
绪论
频率计是电子技术中常用到的一种电子测量仪器，我们以往用的频率计大都是采用单元电路或单片机技术设计的，采用传统的手工设计发展而来的自底向上的设计方法。本设计采用自顶向下的设计方法.整个设计是从系统顶层开始的，结合模拟手段，可以从一’开始就掌握所实现系统的性能状况，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这种设计方法的优势越明采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。另外，在学校学习课程中有学过通过单片机的C语言来实现频率计功能，所以用另一种EDA的方法来设计很有学习拓展意义。
1 EDA简介
EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。
VHDL 的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982 年。1987 年底，VHDL被IEEE 和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL作为一个规范语言和建模语言，随着它的标准化，出现了一些支持该语言的行为仿真器。由于创建VHDL的最初目标是用于标准文档的建立和电路功能模拟，其基本想法是在高层次上描述系统和元件的行为。人们发现，VHDL不仅可以作为系统模拟的建模工具，而且可以作为电路系统的设计工具，可以利用软件工具将VHDL源码自动地转化为文本方式表达的基本逻辑元件连接图，即网表文件。VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。
2 FPGA芯片
PGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA 公司的Stratix系列等。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
随着近几年的发展，FPGA趋于多样化。
3 频率计
所谓频率，就是周期性信号在单位时间（1s）里变化的次数。
本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用数码显示管显示出来。
根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
本频率计设计基本原理与测量频率的基本原理基本一样，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把被测信号一个周期内标准基准信号的脉冲计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来，显示管的读数就是被测信号以标准信号的周期为单位乘积的周期。
4 技术性能指标
1.能直接用十进制数字显示测得频率；
2.测量量程：10KHz 、1000KHz 、1MHz （最大读数分别为9.99KHz、99.9KHz、
999KHz）。
5 频率计的设计原理
5.1频率计测量频率的原理
频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作。
↑ ↑
工作过程：脉冲发生器输入1Hz 的标准信号，经过测频控制信号发生器2分频后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量时，将被测信号通过信号整形电路，产生同频率的矩形波，输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。
5.2频率计测量周期的原理
频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对基准信号在被测信号一个周期内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的使能信号、计数器的清零信号和锁存器的锁存信号使电路正常工作。
I
6 频率计控制
6.1 设计核心
频率计的设计核心是设计一个测频控制信号发生器，产生测量频率的控制时序。这里控制信号CLK取为1Hz，当CLK为高电平时开始计数，在CLK的下降沿，停止计数，并且将计数结果锁存在起来，同时输入一个清零信号（高电平有效），当清零信号RST=1时，计数清零，RST=0时，计数继续。锁存的数据在一秒钟计数结束以后，在下次CLK 上升沿到来时，将计数结果输出到数码管上显示。
6.2 频率计的模块设计
6.2.1 分频模块
试验箱上时钟脉冲是20MHz，因此在实验时需要对其进行分频，才能实现功能，若需要1Hz的时钟，则需要对脉冲进行10000000次分频；若需要1KHz，则需要对脉冲进行20000次分频。本次实验中需要2Hz的时钟脉冲，因此，对该原始脉冲进行20000000次分频。
元件示意图如6.1所示。
图6.1 FPGA分频器元件图
6.2.2 闸门信号模块
频率计数是在一秒中进行的，所以必须产生一个一秒的脉冲，并且这个脉冲只有一个脉冲上沿和脉冲下沿。当脉冲到上沿时计数开始，下沿时计数停止，期间为一秒钟。设置两个使能端res和ret，一个清零端rst，和输入一个周期为两秒的时钟脉冲，使能端res=ret=0，当时钟上沿到来时，res=1，时钟下沿到来时，ret=1；rst=0时，res=ret=0，实现清零的目的。输出一秒脉冲ret
=，从而得到闸门信号。
res
qs⊕
图6.2 闸门信号
6.2.3 计数模块
3位十进制计数器模块包含3个级联十进制计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有集束使能，清零控制和进位扩展输出的功能。使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对3个级联十进制计数器周期性的计数进行控制。
计数器的计数过程：计数最大数为999999，输入一个基准脉冲，脉冲为1Hz，待测脉冲输入该模块，当时钟上沿到来时，计数器就加一，当个位数达到9，则十位就加一，当十位为9，则百位就加一，同理，后面几位数都如此进位。待基准脉冲下降沿到来时，停
止计数，进而得到最终计数器数，进入锁存器。清零控制信号为RST ，当RST=1时，保持原来计数器数；当RST=0时，计数器零。元件图如6.4所示。
图6.4 计数器元件图
仿真波形如图6.5所示。
图6.5 仿真波形
6.2.4 量程选择模块
该设计要求测量量程为0~10KHz,0~100KHz,0~1000KHz,因此在设计过程中需要更换量
程，当待测信号超过10KHz 时，程序自动更换为100KHz ；当信号超过100KHz 时，自动更换为1000KHz ；更换过程是根据计数的数值变化的，因为计数最大值为
=012345D D D D D D 999999，当)
0(045≠=x x D D 时，那么输出频率值则为234D D D ，因为
)0(045≠=x x D D ，频率值小于100KHz ，所以根据设计要求，在输出的十位上有小数点；
当0045=D D 时，那么输出频率值则为123D D D ，因为0045=D D ，频率值小于10KHz ，所以根据设计要求，在输出的百位上有小数点；当0045≠D D 时，那么输出频率值则为
345D D D 。
6.2.5 锁存模块
锁存器的要求是当锁存信号RST(相当于清零信号)等于1时，输出信号等于输入信号，当RST等于0时，输出信号保持不变。锁存器的作用是锁存计数数值，因为计数器一直在计数那么数码管上面一直显示数字，由于频率大，那么会发现数字一直在闪动。那么通过锁存信号可以实现计数的时候让数码管不显示，计完数后，让数码管显示计数器计到的数字的功能并且不变。
6.2.6 译码模块
数字显示译码器是驱动显示器的核心部件，它可以将输入代码转换成相应的数字显示代码，并在数码管上显示出来。图6.6所示为七段显示译码器CD4511的引脚图，输入A,B,C和D接收四位二进制码，输出a~g为高电平有效，可直接驱动共阴极显示器，三个辅助控制端LT,BI,LE,以增加器件的功能，扩大器件应用。
图6.6 CD4511引脚图
CD4511引脚功能：
BI：4脚是消隐输入控制端，当BI=0 时，不管其它输入端状态是怎么样的，七段数码管都会处于消隐也就是不显示的状态。
LE：锁定控制端，当LE=0时，允许译码输出。LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。
LT：3脚是测试信号的输入端，当BI=1，LT=0 时，译码输出全为1，不管输入 DCBA 状态如何，七段均发亮全部显示。它主要用来检测数7段码管是否有物理损坏。
A、B、C、D为8421BCD码输入端。
a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。
其仿真元件图如图6.7所示
。
图6.7 FPGA元件图
仿真波形如下图：
图6.8 仿真波形图
7 频率计显示
7.1 数码管显示
7.1.1数码管
本设计采用扫描方式来实现LED数码管动态显示，控制好数码管之间的延迟时间相当重要。根据人眼视觉暂留原理，LED数码管每秒导通16次以上，人眼就无法LED数码管短暂的不亮，认为是一直点亮的（其实LED数码管是以一定频率在闪动的）。但是，延时（导通频率）也不是越小越好，因为LED数码管达到一定亮度需要一定时间。如果延时控制的不好则会出现闪动，或者亮度不够，根据经验，延时0.005S可以达到满意的效果。另外，显示的字符有变化时，可在延时到达后送一个地电平（共阴极数码管）LED数码管先短暂熄灭，再显示一个字符，可使在视觉上字符的变化更清楚。
图7.1 数码管引脚图
7.1.2 数码管选择
根据该设计的设计要求，频率数值只需设置三位十进制的数字，而试验箱上有8个数码管，因此必须从其中的8个中选择3个作为数值的显示器件；于是设置一个两位的三进制信号shuma，当shuma=”00”，选择第一个数码管；当shuma=”01”，选择第二个数码管；当shuma=”11”，选择第三个数码管；因为人眼分辨动态扫描的频率比较小，当频率较大时，人眼看到的就会是静态的数值，从而达到实验要求，所以输入的CLK必须较大。另一方面，数码管段选为一共有三位，但次设计只需用到两位，所以必须将第三位设置成低电平，避免其发生错误的数码选择。
图7.2 选择信号仿真图
7.2 选择输出计数模块
计数数值的形式为012345D D D D D D ，小数点控制信号为dian ，选择信号为shuma ，当
)
0(045≠=x x D D 时，那么输出频率值个位为2D ,十位为3D ，百位为4D ；频率值小于
100KHz ，所以根据设计要求，在输出的十位上有小数点（shuma=”01”,dian=’1’），输出形式为234.D D D ；当0045=D D 时，那么输出频率值个位为1D ，十位为2D ，百位为3D ；频率值小于10KHz ，所以根据设计要求，在输出的百位上有小数点（shuma=”10”，dian=’1’），输出形式为123.D D D ；当0045≠D D 时，那么输出频率值则为345D D D 。
图7.3 选择输出元件模块图
8 频率计测量周期顶层电路原理图设计
本次设计包括的模块一个有五个：分频模块、闸门信号模块、计数模块、选择输出模
块、译码模块。
顶层电路原理图如下：
图8.1 总体电路图
9 下载测试
9.1 编译
根据设计要求编写程序，程序设计好后进行编译，仿真并保存。
9.2 管脚配置
编译好后根据试验箱上的器件对其输入输出信号进行管脚配置。
9.3 编程下载
在EDA实验箱上按照管脚配置进行连线，然后下载到EDA实验箱上。
9.4 编程测试
把下载到EDA实验箱上的频率计对EDA实验箱上的基准频率进行测试，观察数码管上的数据，对照程序上设计的频率，看设计的程序是否正确，若一致，说明该设计成功，否则失败，应该重做。
10 心得体会
本次课程设计至此已经接近尾声，两周的时间虽然很短暂，但在这两个星期的设计过程中收获颇丰。设计的核心内容就是QuartusⅡ环境中，利用VHDL语言设计出基于CPLD 的出租车自动计费器。整个设计过程中首先对数字电路这门课程有了更深的了解，因为课程设计本身要求将以前所学的理论知识运用到实际的电路设计当中去，在电路的设计过程中，无形中便加深了对数字电路的了解及运用能力，对课本以及以前学过的知识有了一个更好的总结与理解；以前的数字实验只是针对某一个小的功能设计，而此次得EDA课程设计对我们的总体电路的设计的要求更严格，需要通过翻阅复习以前学过的知识确立了实验总体设计方案，然后逐步细化进行各模块的设计；其次，在电路仿真的过程中总会出现一些问题，需要我们细心解决，所以这两周下来，我对电路故障的排查能力有了很大的提高；再次，通过此次课程设计，我对设计所用到的软件有了更加深刻地了解，这对我们以后的工作和学习的帮助都很有用处。
感谢学校给我们这次机会，锻炼了我们的动手能力。通过这次课设让我明白了理论和实际操作之间差距，而且也让我很明确得意识到自己在数电上有很多的知识漏洞，以后应该多钻研一下。同时也感谢指导老师在设计过程中的辅导以及同学的帮助。
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
课程设计 设计题目： 学生姓名： 学号： 专业班级： 指导教师： 2015年月日
设计 题目成绩 课 程 设 计 主 要 内 容 指 导 教 师 评 语 签名：20 年月日
设计题目：测量放大器电路原理图和PCB板设计 一、实验目的 1.了解学习Protel 99SE的目的与意义； 2.掌握Protel 99SE绘制电路原理图方法与技巧； 3.掌握PCB设计方法与技巧。 二、实验要求 1.利用Protel 99SE绘制一张电路图; 2.对绘制好的电路图进行ERC检查; 3.生成网络表; 4.生成元件列表; 5.利用Protel 99SE完成对应的双面印刷电路板设计。 三、功率放大器设计 实验原理图如下图所示： 图1
四、protel制图 4.1设计电路原理图 1.电路原理图 电路原理图的设计是整个电路设计的基础，因此电路原理图要设计好，以免影响后面的设计工作。电路原理图的设计一般有如下步骤： (1)设置原理图设计环境； (2)放置元件； (3)原理图布线； (4)编辑和调整； (5)检查原理图； (6)生成网络表。 2.设计印刷电路板 印刷电路板设计是从电路原理图变成一个具体产品的必经之路,因此,印刷电路板设计是电路设计中最重要、最关键的一步。通常，印刷电路板设计的具体步骤如下： (1)规划电路板； (2)设置参数； (3)装入网络表； (4)元器件布局； (5)自动布线； (6)手工调整。 4.2 绘制测量放大器电路原理图 原理图设计最基本的要求是正确性，其次是布局合理，最后是在正确性和布局合理的前提下力求美观。根据以上所述的电路原理图设计步骤，两级放大器电路原理图设计过程如下： 1.启动原理图设计服务器 进入Protel 99 SE，创建一个数据库，执行菜单File/New命令，从框中选择原理图服务器（Schematic Document）图标，双击该图标，建立原理图设计文档。双击文档图标，进入原理图设计服务器界面。如图2
EDA课程设计 流水灯设计 姓名: 金兼强 专业: 电子信息工程 班级: 093252 学号: 09325211 同组人：黄奕林简讯 黄树金兼强黄玉涛 指导老师:黄河 2012-11-9
目录 一、摘要〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃3 二、流水灯设计目的〃〃〃〃〃〃〃〃〃〃〃〃〃〃4 三、流水灯设计流程〃〃〃〃〃〃〃〃〃〃〃〃〃〃4 四、流水灯设计程序〃〃〃〃〃〃〃〃〃〃〃〃〃〃5 五、流水灯设计管脚分配〃〃〃〃〃〃〃〃〃〃7 六、功能仿真图〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃8 七、原理图波形图〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃9 八、设计注意事项〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃10 九、课程设计总结〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃11 十、参考文献〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃12 十一、评分表〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃 13
一、摘要 随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、自动控制及计算机应用等领域的重要性突出。随着技术市场与人才市场对EDA 的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学领域和科研领域中来。因此学好EDA技术对我们有很大的益处。EDA是指以计算机为工具，在EDA软件平台上，根据设计社描述的源文件（原理图文件、硬件描述语言文件或波形图文件），自动完成系统的设计，包括编译、仿真、优化、综合、适配（或布局布线）以及下载。 流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。 课程设计主要的目的是通过某一电路的综合设计，了解一般电路综合设计过程、设计要求、应完成的工作内容和具体的设计方法、通过设计也有助于复习、巩固以往的学习内容、达到灵活应用的目的。在设计完成后，还要将设计的电路进行安装、调试以加强学生的动手能力。在此过程中培养从事设计工作的整体观念。 课程设计应强调以能力培养为主，在独立完成设计及制作任务同时注意多方面能力的培养与提高，主要包括以下方面： ·独立工作能力和创造力。 ·综合运用专业及基础知识，解决实际工程技术问题的能力。 ·查阅图书资料、产品手册和各种工具书的能力。 ·写技术报告和编制技术资料的能力。 ·实际动手能力。 利用学到的电子技术知识，通过布置具有一定难度的设计题目，帮助学生熟悉课程设计任务和设计方法。
湖北职业技术学院《EDA技术》课程设计报告 题目动态输出4位十进制频率计的设计所在学院电子信息工程学院 专业班级电信08304 学生姓名马强 学号08024839 指导教师王芳 完成日期2010年11月18 日
目录 一、概述 (3) 二、设计正文 (4) （一）设计目的 (4) （二）设计实现 (4) 1、端口说明 (4) 2、Cnt10模块说明 (5) 3、Tctl模块说明 (6) 4、锁存器reg16模块说明 (8) 5、Scan_led模块说明 (9) 6、顶层文件仿真 (10) 7、硬件下载 (11) 三、总结 (13) 四、感言 (14) 五、参考文献 (15)
概述 此次设计的主要目的是学习掌握频率计的设计方法；掌握动态扫描输出电路的实现方法；学习较复杂的数字系统设计方法。通过单位时间（1秒）内频率的计数来实现频率计的设计。此设计主要用四位十进制计数器，所以频率计数范围为100～9999Hz。然后锁存防止闪烁显示，最后由译码扫描显示电路输出到数码管进行显示输出。并且下载后会有一秒钟的延时后才会显示输出所计频率输出。设计下载后能够进行仿真频率的计数和静态显示，但是分频的设计程序有所缺陷导致长时间显示后会有1Hz的抖动。通过这次的设计能够更清楚的理解VHDL程序的描述语言，进行简单程序的编写和仿真。
动态输出4位十进制频率计的设计 一、目的 1.学习掌握频率计的设计方法。 2.掌握动态扫描输出电路的实现方法。 3.学习较复杂的数字系统设计方法 二、设计实现 4位十进制频率计外部接口如图1所示，顶层文件如图2所示，包含4中模块；Tctl、reg16、scan_led和4个cnt10。 （1）端口说明 F1Hz：给Tctl模块提供1Hz的频率输入。 Fin：被测频率输入。 scan_led：给scan_led模块提供扫描输入频率输入。 bt[1..0]：片选信号输出。 sg[6..0]:译码信号输出。 cout：进位输出。
课程设计说明书 课程：EDA技术基础 题目：数字钟的设计 闹钟与整点报时模块 学生姓名：XXX 学号201265110204 班级 :1203班 专业：电子信息与科学 指导教师：XXX 2014年12月20日 长沙理工大学课程设计任务书 物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础 题目数字钟的设计
长沙理工大学课程设计成绩评定表
目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13
基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。 设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。 （上面截图为数字钟整体编译后的RTL电路的闹钟模块） 简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。
五课程设计题目与内容 1. 电子秒表设计 内容及要求： 完成具有多计数功能的秒表，并可将结果逐一显示在7 段数码管上，具体要求如下： (1)输入时钟10khz ，采用Altera EP1C6Q240C8 FPGA ； (2)异步、同步复位，计时精度1ms,最大计时240秒； (3)至少对 6 个目标计时，并可显示于7 段数码管，格式为xxx.yyy ，秒为单位； ( 4)计时值可逐一顺序回显； ( 5)按下一次终止键完成一个对象的计时,计时间隔小于最大计时值； ( 6)完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。 进度安排： 本设计持续10天,其中最后一天(依例周五)为答辩时间。 第1-2 天：讲解题目,准备参考资料,检查、调试实验软硬件,进入设计环境,开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案,经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计,进行代码输入,并完成代码的初步仿真； 第8-9 天：代码功能仿真正确,约束设计,综合、下载,实现设计目标,并指导老师验收设计；整理设计资料,撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限2人：共同进行电路和验证方案设计，1人仿真，另1人FPGA实现
2. aval on 总线从接口设计 内容及要求： 实现Altera 的NiosII CPU 外部总线接口电路，完成存储器的读写操作。 (1) CPU采用Altera Nios n； ( 2)接口电路采用同步操作，注意时钟的选择； ( 3)寻址空间0x8000~0x8ffff ，数据总线宽度8 比特； ( 4)存储器的种类为寄存器即可，具有读写功能； ( 5) avalon 总线接口为slave ； (6)下载验证时要和CPU一同实现相应的功能，软件进行读写操作。 进度安排： 本课程设计持续10 天，其中最后一天( (依例周5)为答辩时间。 第1-2 天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案，经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计，进行代码输入，并完成代码的仿真； 第8-9天：约束设计，与CPU集成综合、下载，用c语言实现操作，并指导老师验收设计；整理设计资料，撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限 2 人：共同进行电路和验证方案设计， 1 人逻辑电路设计与仿真，另1人系统集成及软件代码设计
EDA课程设计参考题目一、设计彩灯控制器一 要求： 1．有八只LED，L0……L7 2．显示顺序如下表 3
要求： 1．8 个灯全亮； 2．8 个灯全灭； 3．从左边第一个开始每隔一个亮； 4．从右边第一个开始每隔一个灭； 5．左4个灭，右4个亮； 6．左4个亮，右4个灭； 7．显示间隔0.5S，1S可调。 三、设计彩灯控制器三 要求： 1. 有十只LED，L0……L9 2. 显示方式 ①先奇数灯依次灭 ②再偶数灯依次灭 ③再由L0到L9依次灭 3．显示间隔0.5S，1S可调。 四、自设计动奏乐器一 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 1 5 5 6 6 5 – 4 4 3 3 2 2 1 – 5 5 4 4 3 3 2 – 5 5 4 4 3 3 2 – 3．附加：显示乐谱。 五、设计自动奏乐器二 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 3 1 3 5 6 5 – 6 6 ? 1 6 5 ––– 6 6 ? 1 6 5 5 3 1 2 2 3 2 1 ––– 3．乐曲自选。 4．附加：显示乐谱。 六、设计汽车尾灯控制器 要求： 1.用6个发光二极管模拟6个汽车尾灯（左、右各3个）。 2.汽车往前行驶时，6个灯全灭。当汽车转弯时，若右转弯，右边3个尾灯从左至右顺序 亮灭，左边3个灯全灭；若左转弯，左边3个尾灯从右至左顺序亮灭，右边3个灯全灭； 汽车刹车时，6个尾灯同时明、暗闪烁；汽车在夜间行驶时，左右两侧的灯同时亮，供照明使用。
要求： 1.在十字路口的两个方向上各设一组红绿黄灯，显示顺序为：其中一个方向是绿灯、黄灯、 红灯，另一个方向是红灯、绿灯、黄灯。 2.设置一组数码管，以倒计时的方式显示允许通行或禁止通行的时间，其中绿灯、黄灯、 红灯的持续时间分别是20s、5s、25s。 八、设计数字频率计 要求： 1．输入为矩形脉冲，频率范围0~99MHz； 2．用五位数码管显示；只显示最后的结果，不要将计数过程显示出来； 3．单位为Hz和KHz两档，自动切换。 九、设计智力竞赛抢答器 要求： 1．四人参赛每人一个按钮，主持人一个按钮，按下就开始； 2．当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。 3．有人抢答时，喇叭响两秒钟； 4．答题时限为100秒钟（显示0~99），时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。 十、设计数字秒表 要求： 1.要求设置启/停开关。当按下启/停开关，将启动秒表开始计时，当再按一下启/停开关时， 将终止计时操作。 2.数字秒表的计时范围是0秒~59分59.99…… 3.要求计时精度为0.01s。 4.复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就 清零，并做好下次计时的准备。 十一、设计数字钟 要求： 1.具有时、分、秒计数显示功能，且以24小时循环计时。 2.具胡清零的功能，且能够对计时系统的小时、分钟进行调整。 3.具有整点报时功能。 十二、设计三层电梯控制器 要求： 1.每层电梯入口处设有上下请求开关，电梯内有乘客到达层数的的停站请求开关。 2．设有电梯所处位置指示装置及电梯运行模式(上升和下降)指示装置。 3．电梯每秒钟升(降)一层。 4．电梯到达有请求的楼层，电梯经过lS电梯门开，打开4S后，电梯门关闭(开门指示灯灭)。电梯继续运行，直至完成最后的一个请求信号后停留在当前层。 5．能记忆电梯内外所有请求信号，并按照电梯运行规则按顺序响应，每个请求信号留至执行完后消除。 6．电梯运行规则：当电梯处于上升模式时，只响应比电梯所在的位置高的上楼请求信号，由下而上逐个执行，直到最后一个上楼清求执行完毕；如果高层有下楼请求，则直接升到有下
课程设计报告 课程名称数字系统与逻辑设计 课题名称数字钟设计 专业通信工程 班级 学号 姓名 指导教师乔汇东胡瑛谭小兰 2013年7月7日
湖南工程学院课程设计任务书 课程名称数字系统与逻辑设计课题数字钟设计 专业班级通信工程1101班 学生姓名 学号 指导老师 审批乔汇东 任务书下达日期2013 年6月29日 任务完成日期2013 年7月7日
《数字系统与逻辑设计》课程设计任务书一、设计目的 全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的 组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试 程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养 使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。 二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单 及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应 的分析与结论。 三、进度安排 第十九周星期一：课题讲解，查阅资料 星期二：总体设计，详细设计 星期三：编程，上机调试、修改程序 星期四：上机调试、完善程序 星期五：答辩 星期六-星期天：撰写课程设计报告 附： 课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。
北华航天工业学院 《EDA技术综合设计》 课程设计报告 报告题目：16X16点阵显示综合实验作者所在系部：电子工程系 作者所在专业：自动化专业 作者所在班级： 作者姓名： 指导教师： 完成时间：2012年12月26日
容摘要 在本次课设中，设计一个共阴16X16点阵控制接口，要求：在时钟信号的控制下，使点阵动态点亮。显示花样共有三种：①6*16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭；②显示单字“飞”；③依次循环显示“航”，“天”，“学”，“院”四个字。 为使点阵显示器能够动态显示，列选信号为16-4编码器编码输出。 控制器各引脚功能为：DIN[3..0]为显示花样模式选择，高电平有效；CLK 为时钟输入端；DOTOUT[15..0]为行驱动信号输出；SELOUT[3..0]为列选信号输出，为16-4编码信号。 列选信号采用与7段数码管的位选信号一样的处理方法，即列扫描信号频率大于24HZ。 关键词: VHDL，16*16点阵，QuartusII，时序仿真图。
目录 一、实验目的 (1) 二、硬件要求 (1) 三、方案论证 (1) 四、模块说明 (1) 1.整体程序 (1) 2.花样一（动画） (6) 3.花样二（“飞”字） (6) 4.花样三（四字循环显示） (7) 五、整体连接图 (7) 六、实验步骤 (7) 七、实验结果 (7) 八、实验总结 (7) 九、参考文献 (8)
课程设计任务书
一、实验目的 （1）了解16*16LED的工作原理。 （2）了解点阵字符的产生和显示原理。 二、硬件要求 （1）主芯片EPF10K10LC84-4。 （2）16*16点阵。 （3）可变时钟源。 （4）四个拨码开关（显示花样的选择）。 三、方案论证 引脚整体可分为四个部分：clk(时钟信号)、din[3…0]（花样选择控制）、dotout[15…0]（行驱动信号输出）、selout[3…0]（列选信号输出）。 其中有一个分频器的设计，可用一个16位的计数器实现：信号q从00000到11111循环变换，将q的低四位赋给列选信号selout,当q=11111时又可驱动另一计数器工作，实现分频。 第一个花样的设计：用q驱动一个5位计数器zhen从00000到11111循环变换，当Zhen=”00000”时，dotout=”00000” Zhen=”00001”时，dotout=”00001” …… …… Zhen=”10000”时，dotout=”1” …… …… Zhen=”11110”时，dotout=”00011” Zhen=”11111”时，dotout=”00001”。 第二个花样的设计：可参考第三个花样的设计。 第三个花样的设计：当zhen1(功能同zhen)=”00”时，显示第一个字“航”，当selout=”0000”时，dotout为“航”字的最后一列代码；当selout=”0001”时，dotout为“航”字的倒数第二列代码，依次类推。其他三个字的设计同“航”字。 四、模块说明 16*16点阵综合显示实验是用一个整体的程序编写的，所以不可分成模块，但可以分成三个部分：16*16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭；显示“飞”字；依次循环显示“航”、“天”、“学”、“院”。下面的程序分析中将讨论三个部分的设计。 1.整体程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dots_test is port(clk:in std_logic; - -硬件接口
学号 EDA课程设计 课程名称 EDA技术 题目名称简易逻辑分析仪 学生学院信息工程学院 _ 专业班级 学号 学生姓名 2012年 1 月 1 日
简易逻辑分析仪的设计 1. 设计的任务与要求 设计并制作一个8 路数字信号发生器与简易逻辑分析仪，其结构框图如图1 所示： 图12.1. 简易逻辑分析仪系统结构框图 1.1设计基本要求 基本要求： （1）制作数字信号发生器能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL 电平，序列时钟频率为100Hz，并能够重复输出。逻辑信号序列示例如图2所示。 （2）制作简易逻辑分析仪 a．具有采集8路逻辑信号的功能，并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时，能对被测信号进行一次采集、存储。 b ．能利用模拟示波器清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。 c．8位输入电路的输入阻抗大于50k Ω，其逻辑信号门限电压可在0.25~4V范围内按16级变化，以适应各种输入信号的逻辑电平。 d．每通道的存储深度为20bit。
图12.2 重复输出循环移位逻辑序列00000101 1.2 设计发挥部分 （1）能在示波器上显示可移动的时间标志线，并采用LED或其它方式显示时间标志线所对应时刻的8路输入信号逻辑状态。 （2）简易逻辑分析仪应具备3级逻辑状态分析触发功能，即当连续依次捕捉到设定的3 个触发字时，开始对被测信号进行一次采集、存储与显示，并显示触发点位置。3级触发字可任意设定（例如：在8路信号中指定连续依次捕捉到两路信号11、01、00作为三级触发状态字）。 （3）触发位置可调（即可选择显示触发前、后所保存的逻辑状态字数）。（4）其它（如增加存储深度后分页显示等）。 2. 方案论证与选择 2.1 数字信号发生器方案 ?利用单片机内的定时器，产生计数溢出中断，从而实现信号频率要达到100Hz的要求。 ?当改变拨段开关的预设值后，按下数字开关，单片机会重新读入8位数据，并对改变后的数据进行读取和输出。 ?在中断程序中对信号实现循环右移和输出，每次中断到来的时候，单片机便对输出端口输送一组信号。
《EDA技术》 课程设计报告 题目： FPGA数字时钟设计 班级： 12电信本2 学号： 1203010211 姓名：高翔 同组人员：汤吉鑫王正提 指导教师：杨祖芳 2015年 5月1日
目录 1 设计任务 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2 总体设计框图 (1) 3 单元电路设计 (1) 3.1 秒计数器模块设计与实现 (1) 3.2 分计数器模块设计与实现 (3) 3.3 时计数器模块设计与实现 (4) 3.4 校准模块 (5) 3.5 BCD七段显示译码器 (5) 3.6 3-8线译码器模块设计与实现 (6) 3.7 分频器的设计与实现 (7) 3.8 去抖模块 (7) 3.9 动态扫描数码显示器 (8) 3.10 顶层原理设计图 (8) 4 硬件测试与结果分析 (9) 4.1 硬件测试 (9) 4.2 测试过程及结果分析 (9) 5 收获与体会 (10) 参考书目 (10) 附录 (11)
1 设计任务 设计并实现具有一定功能的数字钟。包括清零、置数、计数、报时等功能。 （1）具有时、分、秒计数显示功能，且以24小时循环计时。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）具有整点报时功能。 2 总体设计方案 2.1 设计思路 本设计采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分 计数器、时计数器、bcd 七段显示译码器、3-8译码器、分频器、动态扫描数码显示器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2.2 总体设计框图 图2-2 设计框图 3 单元电路设计 3.1 秒计数器模块设计与实现 计时模块使用的时钟信号为1Hz 。秒计时模块为60进制计数器，也可以看为个位为10进制十位为6进制。当秒的个位显示到9时，下一秒向十位进1 并将个位重新归零并开始计数，当十位为5个位为9时，计时器下一秒向分计数器进1并同时将秒计时器个位、十位归零。也可以看成计时器从00开始计数到59，当秒显示为59时，下一秒将显示00并从新开始计数，同时向分位为进1。当秒计时模块中扫描到有按键按下时，直接向分计时器进1，但不影响秒计时器的正常计数(扫描按键是
14-15学年EDA课程设计题目与要求 一、实习要求与说明 1、分组：每2人一组设备，每位同学一个设计题目，要求独立完成。 2、要求每位同学独立在自己的实验板上进行程序的编写和调试。 3、日程安排：实习日期2014年12月29日——2015年1月16日，共3周。第1周完 成选题、熟悉电路原理图、编写程序。第2周和第3周完成电路和程序调试。1月16日，按照实习报告格式要求，提交实习报告。 4、验收：1月14日、15日（20周星期三、星期四）实习验收。由指导老师组织验收， 每位同学用自己的实验板进行现场的程序操作与演示（包括仿真设备的使用）。验收的同时每位同学参加答辩。验收和答辩时对同学设计结果的确认。 5、成绩：根据验收结果和学生实习期间的表现，由实习组老师集体给出实习成绩。实习 总成绩由实习表现（占20%）+实习验收结果（占80%）两部分组成。 6、对于不能按时完成实习任务或未经批准擅自提前离校的同学，实习成绩为不及格。 7、考勤：上午8:30~11:30下午2:30~5:30。每位同学至少保证4小时实习时间。 实习期间，不准提前回家。若有事需主管院长、主管书记批准才可离校。 二、EDA课程设计题目 注意：所有题目凡涉及到按键功能的，禁止使用拨码开关。 1．LED点阵汉字显示 要求：及格：开发板上8*8点阵模块上显示字符“?”； 中：通过按键设置四种不同的清屏方式（下清屏，右卷屏，右下斜角卷屏，中心开屏）； 良：滚动显示字符“?”； 优：滚动显示字符“ABCD”。 2．串口通信设计：（计算机安装串口调试助手） 及格：上电后能通过串口向计算机发送数据（ABCD），能够将计算机发送的固定长度的字符（5位），原样返回发送给计算机。 中：可接收任意字符长度（小于20个字符），并原样输出； 良：在中的基础上，串口接收到数据后能在液晶1602上显示出来，并显示接收的字符个数。如果字符长度大于液晶显示的长度，则通过按键能够翻页显示。 优：在良的基础上，用键盘可以输入字符（输入数字）并在液晶上显示，输完后按发送键可以从串口发出给计算机。
EDA课程设计报告 题目：（一）设计一个自动计 数并译码显示 电子工程系 2013年5月
一、设计要求 1.计数器的计数范围为0～999；计数值显示在扫描型4位（七段）数码管上; 2.计数器带复位端Rst，从0开始计数。 3.各模块要求用VHDL语言描述。 二、设计思路 计数范围为0～999的计数器并在七段显示数码管上显示出来加法计数器的动作，每次时钟脉冲信号CLK的上升沿到来时，计数器会将计数值加1。作为计数器还应该由一个使能端EN和清零端CLR：当使能端EN为高电平“1”时，计数器开始计数；当使能端EN为低电平“0”时，计数器停止计数；清零端CLR一般由同步清零和异步清零两种，当清零端CLR为高电平“1”时有效；反之无效。 三、成员分工 四、源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bcdcounter is port( clk, clk1,clr,en : in std_logic; --en：使能端，clr：清零端clk：
上升沿计数 Co : out std_logic; --进位标志 choice : out std_logic_vector( 2 downto 0); --用于选择数码管 data : out std_logic_vector(6 downto 0) --7段数码管); end bcdcounter; architecture rtl of bcdcounter is signal q : std_logic_vector(3 downto 0); signal q1 : std_logic_vector(3 downto 0); --个位计数器 signal q2 : std_logic_vector(3 downto 0); --十位计数器 signal q3 : std_logic_vector(3 downto 0); --百位计数器 signal count : std_logic_vector(2 downto 0); begin Co<='1' when (q3= "1001" and q2= "1001" and q1= "1001") else '0'; process (clk, clr, en) begin if clr = '1' then -- clk上升沿到来时计数 q1<= "0000"; q2<= "0000"; q3<= "0000"; elsif (clk'event and clk = '1') then if en= '1' then if(q3= "1001" and q2= "1001" and q1= "1001") then
《EDA技术》课程设计 一、课程设计目的 《EDA技术》是电气自动化、自动控制、机械电子类专业重要的专业课之一，它不但要求有较高的理论水平，而且还要求有较强的实际动手能力。本课程的主要目的是提高实践能力，包括提高VHDL语言的编程能力(电子设计自动化)及对接口等硬件的理解分析能力和设计能力。一般来讲，课程设计比教学实验复杂一些，涉及的深度更广并更加接近实用。目的是通过课程设计的综合训练，培养学生实际分析问题、编程和动手能力，最终帮助学生系统掌握该门课程的主要内容，更好的完成教学任务。 二、课程设计要求： 1、课程设计要求扎扎实实完成,绝不走过场。 2、培养独立思考,独立动手,独立查阅资料,严谨治学,一丝不苟的工作作风,培养会检索查阅资料,使用资料的能力,严禁抄袭,不求甚解。 3、培养形成独立分析问题,解决问题的能力,为毕业后工作打好基础。 4、有关问题按课程设计大纲要求进行。 三、课程设计时间及安排 课程设计集中在二周（10天）进行。为保证达到预计的教学任务及目的，以小组为单位分别进行资料的收集、方案论证、电路设计、编程、调试、实验及改进。具体进度及要求安排如下：
四、课程设计的考查 设计成绩根据平时考勤、阶段性进度检查、质疑，设计说明书最后验收，最终设计答辩多个环节综合评定。在集中调试期间，学生不得无故请假或缺勤，缺勤累计达三分之一者，指导教师可直接定为设计成绩不及格。 五、课程设计说明书（报告）撰写要求 1、课程设计计算说明书正文基本要求： （1）书写整洁、论述清楚、计算正确 （2）论述方面内容应图文并茂、重点突出 2、课程设计计算说明书应包括以下内容： （1）设计题目及封面：主要填写工程名称，编写人、编制日期等。 （2）目录 （3）摘要：论文的主要内容 （4）设计的各个部分论述（并附有各个模块的源程序） （5）设计总结和心得体会 （6）参考资料（资料编号、作者、书名、出版单位、出版年月） 2
哈尔滨理工大学荣成学院 EDA 课程设计 题目：蜂鸣器电路设计 班级：自动化13-2班 姓名：吴海涛 学号：1330130227
一、实验目的 (1)学习并掌握蜂鸣器的原理、设计方法。 (2)了解乐谱的基本知识，可以将乐谱转换为Quartus II 文件，掌握其演奏的原理。 (3)掌握设计中各模块的功能，能够填入并演奏新的曲子。 二、实验设备与器件 Quartus II 9.1软件、实验箱 三、实验原理 蜂鸣器发生基本原理组成每个音调的频率值以及音长所延续的时间是连续发生声响的两个基本数据，所以只要控制输出到蜂鸣器的频率和持续的时间，就可以是蜂鸣器发出“多来咪发梭拉西多”的音调。 乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，一首歌曲的产生应该考虑的两个因素：音符的产生频率和音的节拍（即声音持续的时间）。只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发声产生优美的歌曲。 蜂鸣器接口电路： 无源蜂鸣器的工作发声原理图如下：
有源蜂鸣器的工作发声原理图如下： 音调、分频值及频率预置数的表格如下： 四、实验步骤 1、新建工程（File—New Project Wizad） 2、建立新的文本
3、根据实验要求编写程序 4、进行引脚设置 5、对程序进行编译，点开RTL Viewer得到原理图
D Q PRE ENA CLR D Q PRE ENA CLR D ENA Q PRE CLR D Q PRE ENA CLR D Q PRE ENA CLR SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX = A[3..0]B[3..0] EQUAL SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL[2..0] DATA[7..0] OUT MUX SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 = A[21..0]B[21..0] EQUAL + A[3..0] B[3..0]ADDER SEL DATAA DATAB OUT0 MUX21+ A[21..0]B[21..0]ADDER + A[12..0] B[12..0]ADDER = A[12..0] B[12..0]EQUAL = A[12..0] B[12..0]EQUAL = A[12..0] B[12..0]EQUAL = A[12..0] B[12..0]EQUAL = A[12..0]B[12..0] EQUAL clk_div2_OUT0 Equal9_OUT Equal7_OUT Equal6_OUT state[2..0] clk rst cnt[21..0] out_bit_tmp out_bit clk_div2[12..0] clk_div1[3..0] Mux0 Mux1 Equal0 4' h9 --Mux9 Mux16 Mux7 Mux6 Mux14 Mux13 Mux4Mux12 Mux11 Mux10 Mux8 state~[5..0] 6' h38 --clk_div2~[103..91] 13' h0000 --clk_div2~[90..78] 13' h0000 --clk_div2~[77..65] 13' h0000 --clk_div2~[64..52] 13' h0000 --clk_div2~[38..26] 13' h0000 -- clk_div2~[25..13] 13' h0000 -- clk_div2~[12..0] 13' h0000 -- out_bit_tmp~7 out_bit_tmp~6 out_bit_tmp~5 out_bit_tmp~4 out_bit_tmp~3 out_bit_tmp~2 out_bit_tmp~1 out_bit_tmp~0 Equal8 22' h3FFFFF --Add0 4' h1 -- clk_div1~[3..0] 4' h0 --Add1 22' h000001 -- Add2 13' h0001 -- Equal1 13' h0EEE -- Equal5 13' h09F7 --Equal4 13' h0B31 -- Equal2 13' h0D4D -- Equal3 13' h0BDA -- Mux15 Mux2 clk_div2~[51..39] 13' h0000 -- Mux5 Mux3 6、 下载到实验箱 五、 实验源程序 蜂鸣器顶层设计给出输入信号、输出信号：
一、课程设计题目 设计题目及题目设计要求如下： 1、数字频率计设计 任务与要求： 2、设计一个数字频率计； 3、要求测量频率范围是0 1MHz； 4、结果用十进制数显示。 2、乒乓球游戏机设计 任务与要求： 1、用8个发光二极管表示球；用两个按钮分别表示甲、乙两个球员的球拍； 2、一方发球后，球以固定速度向另一方运动（发光二极管依次点亮），当球达到最后一个 发光二极管时，对方击球（按下按钮）球将向相反方向运动，在其他时候击球视为犯规，给对方加1分； 3、甲乙各有数码管计分显示； 4、系统配备裁判按钮，每次得分后按下裁判按钮认定得分有效，系统具备初始化功能。 3、彩灯控制器设计 任务与要求： 1、设计一个彩灯控制器，使十个彩灯（LED管）能连续发出四种以上不同的显示形式 （如奇数依次亮等），； 2、随着彩灯显示图案的变化，发出不同的音响声（可用不同频率的矩形波产生）。 4、速度表设计 任务与要求： 1、显示汽车时速Km/h； 2、车轮每转一圈，有一个传感脉冲；每个脉冲假定代表1m的距离； 3、采样周期设为10S； 4、要求数码管显示到小数点后2位； 5、具备超速报警功能。 5、拔河游戏机设计 任务与要求： 1、设计一个能进行拔河游戏的电路； 2、电路使用15个(或9个)发光二极管，开机后只有中间一个发亮，此即拔河的中心点。 3、游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的 方 向移动。 4、亮点移到任一方终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，
只 有复位后才使亮点恢复到中心。 5、用数码管显示获胜者的盘数 6、数字跑表 任务与要求： 1、具有暂停/启动功能； 2、具有重新开始功能； 3、用6个数码管分别显示百分秒、秒和分钟； 4、能计两个人跑步时间，并能选择显示。 7、电梯控制器设计 任务与要求： 1、5层电梯控制器，用5个LED显示电梯行进过程，并用数码管显示电梯当前所在楼层 位置，每层电梯入口处设有上楼和下楼请求按钮，按下按钮，则相应楼层的LED亮； 2、电梯到达请求楼层，相应的请求LED灯灭，电梯门打开，开门5S，电梯自动关门，继 续上行（下行）； 3、每层设有电梯上行和下行指示灯。 8、篮球计分器设计 任务与要求： 1、具有24s(也可假定30s)计时、显示； 2、可对计时器清零、置数、启动和暂停； 3、30秒倒计时； 4、两个数码管显示两队比分； 5、超时报警并可解除报警。 9、电子琴设计 任务与要求： 1、设计一个简易电子琴； 2、利用一基准脉冲产生1，2，3…共7个音阶信号； 3、用指示灯显示节拍； 4、能产生颤音效果。 10、自动售货机控制系统设计 任务与要求： 1、假定可出售1元和1.5元两种商品； 2、投币只能投入五角和1元硬币；