IC工艺及版图设计分类习题
Ⅰ填空题
1. 有一种称为0.13um 2P5M CMOS 单阱工艺, 它的特征线宽为 0.13um ，互连层共有 7层，
其电路类型为 CMOS 。
2. 某种工艺称为0.35um Mixed Signal 2P4M Polycide
3.3VProcess，请判断其特征尺寸为
0.35um ，互连层共有 6 层，适合（适合或不适合）于设计模拟电路。
3. 请根据实际的制造过程排列如下各选项的顺序：
a. 生成多晶硅
b. 确定阱的位置和大小
c. 定义扩散区，生成源漏区
d. 确定有源区的位置和大小
e. 确定接触孔位置
正确的顺序为： bdace 。
4. N 阱 CMOS 工艺中，之所以要将衬底接 GND 、阱接到电源上，是因为阱和衬底构成的pn节反偏。
5. 版图验证主要包括三方面： LVS ， DRC ， ERC ; 完成该功能的 Cadence
工具主要有（列举出两个）：DIV A ，DRACULA 。
6. 芯片使用0.01 cmΩi P 型衬底顶部的8um 厚的10 cmΩi P 型外延层制作，计算从芯片抽取
25mA 电流需要 6.67×104 um2衬底接触面积。假设最大允许的衬底去偏置为0.3V。
7.某种铜铝合金可以安全工作于5×1 05 A/ cm2的电流密度下。如果金属层厚度为8000A o，
则10um 宽的金属连线能承受 40 mA 的电流；当通过氧化台阶时，金属层厚度减小
了50%，则该10um 宽的金属连线能承受 20 mA 电流。
8. CMOS 工艺中集成电路中的电阻主要有__电阻，扩散电阻，poly电阻_三种。
9.CMOS 工艺中某种材料工艺变化方块电阻偏差在２０％，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。假设使用1um 的线宽来绘制电阻，电阻容差 25% 。使用2um
的线宽来绘制电阻，电阻容差 22.5% 。
Ⅱ选择题
1. NMOS 器件的衬底是（B ）型半导体。
A、N 型
B、P 型
C、本征型
D、耗尽型
2. N 型半导体材料的迁移率比P 型半导体材料的迁移率（C ）。
A、相等
B、小
C、大
3. 在0.13um 集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（AD ）
A、铜具有更高的导电率；
B、铜具有更低的导电率；
C、铜更容易刻蚀加工；
D、铜具有更好的抵抗电迁移的能力。
4. 在ICFB 中完成一个完整的集成电路版图绘制，下列哪些文件是必需的 ( ABCD )
A. Technology 文件
B. DRC 文件
C. LVS 文件
D. Display 文件
5. DRACULA 做layout 的DRC 检查后，应该打开那个文件来看错误信息？（C ）
A 后缀名为drc 的文件。
B 后缀名为lvs 的文件。
C 后缀名为sum 的文件。
D 后缀名为com 的文件。
6. DRACULA 做layout 的LVS 检查后，应该打开那个文件来看错误信息？。（ B ）
A 后缀名为drc 的文件。
B 后缀名为lvs 的文件。
C 后缀名为sum 的文件。
D 后缀名为com 的文件。
7. 在layout 中给金属线加线名标注，即用lable 按schematic 的Pin 的要求对所要标注的金属
线进行说明，通常对metal1 层加Pin 的标注是用下列层次中的哪一层？（B ）
A m etel1 laye r
B mt1txt layer
C m etal2 laye r
D m t2txt layer
8. 在集成电路版图设计中，contact 层通常是用来做第一层金属层和下列那些层次的通孔层的？（答案不止一个）（ BC ）
A m etal2
B active
C poly1
D nwell
9. 在集成电路版图设计中，via1 层通常是用来做第一层金属层和下列那些层次的通孔层的？
（A ）
A metal2
B active
C poly1
D nwell
10. 在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？（ C ）
A a
B c
C i
D k
11. 在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？（ D ）
A a
B k
C i
D shif t k
12. Cadence V irtuoso 中要建立一个新的layout library，并把它附属于一个已经存在的library
时，除了要给一个新的library name ,还需要选择下列那些步骤？（B ）
A Compile a new techfile。
B Attached to an existing techfile。
C Don’t need a techfile。
13.关于高宽长比MOS 管的版图，下列说法正确的是（ ABCD ）
A. 高宽长比MOS 管通常采用Multi-finger 的方式绘制。
B. 高宽长比MOS 管采用Multi-finger 后其源/漏极的面积会减少。
C. 高宽长比MOS 管可以通过若干个小MOS 管的并联形式绘制。
D. 高宽长比MOS 管采用Multi-finger 后其栅极电阻会减小。
14.请问这是什么样的CMOS 器件？假设衬底为p 衬底。（ A ）
A. 是串联的nmos 管 B 是并联的nmos 管
C. 是串联的pmos 管
D. 是并联的pmos 管
15. 请问这是什么样的CMOS 器件？假设衬底为p 衬底。（ B ）
A. 是串联的nmos 管 B 是并联的nmos 管
C. 是串联的pmos 管
D. 是并联的pmos 管
16. 在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是（ B ）
A. 扩散电阻
B.阱电阻
C.多晶硅电阻
D. 铝层连线电阻
17. 关于集成电路中的无源器件说法正确的是（ ABD ）
A. 集成电路无法高效的实现高值无源器件。
B. 要精确实现某一特定阻值的电阻几乎是不可能的。
C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。
D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制在很小的范围内。
18. 做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算
的？（ C ）
A 整个多晶硅的长度
B 多晶硅中两个引线孔中心点的距离
C 多晶硅中两个引线孔内侧的距离
D 多晶硅中两个引线孔外侧的距离
19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为
20%，试问在0.5um 工艺中使用以下哪种有效线宽来绘制该电阻最合适。（ C ）
A 0.5um
B 1u m
C 3u m
D 10um
20.在某CMOS 工艺中存在三种Poly 材料，试问以下情况各需要什么类型的Poly 材料
①多晶硅栅（A ）
②阻值为10K 欧姆的电阻（ B ）
③阻值为1M 欧姆的电阻（ C ）
A 掺杂且硅化的Poly
B 掺杂未硅化的Poly
C 未掺杂且未硅化的Poly
21. 在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎
样计算的？（ C ）
A 第一层多晶硅的面积
B 第二层多晶硅的面积
C 二层多晶硅重叠后的面积
22. 下列关于Latch up 效应说法不正确的是（ D ）
A. 衬底耦合噪声是造成Latch up 问题的原因之一。
B. Latch up效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。
C. Latch up 效应与两个寄生三极管的放大系数有关。
D. Latch up 效应与井和衬底的参杂浓度无关。
23. 下列关于保护环说法正确的是（ ABC ）
A. 保护环的目的是给衬底或井提供均匀的偏置电压。
B. 保护环可以接在VDD 或GND 上。
C. 保护环可以减少衬底耦合噪声对敏感电路的影响。
D. 保护环无助于Latch up 效应的避免。
24. 下列由制程引起的版图不匹配有（ABC ）
A. 扩散的不一致性
B. 注入的不一致性
C. CMP 引起的非理想平面
D.温度梯度
25.关于串扰（Cross Talk）, 下列说法正确的是（ BC ）
A. 电路的输出端不能浮空，否则Cross Talk 可能会引起电路的误操作。
B. Cross Talk 是由于连线之间存在耦合电容引起的。
C. 在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk 的影响。
D. 一般来说，连线上信号的频率越高，Cross Talk 影响就越小。
26. 设计analog layout 时，要考虑的问题比作digital layout 多，它通常表现在下列那几个方
面？( BCD )
A 面积要小
B 寄生效应( parasitics)
C 对称（matching）
D 噪声问题（noise issues）
Ⅲ简答题
1.请简要介绍一下标准CMOS 工艺的工艺流程，并简要画出含背栅接触的PMOS 的剖面图
答：简化CMOS工艺基本流程：-N阱（N阱版图TB）——沟道终止注入——LOCOS（局部场氧化，薄氧版图TO）——阈值电压调整——Poly（TG）——N型源漏注入（SN）——P型源漏注入（SP）——接触孔（半导体-金属1接触，接触孔版图W1）——金属1（金属互连层，A1）——通孔（金属1-金属2接触，通孔版图W2）——金属2（金属互连层，A2）——钝化层
2.沿粗剖面线画出以下版图的剖面图，并根据剖面图判断该器件类型。
3. 根据所学的知识回答下面5 小题
a).请解释“衬底去偏置效应”，并且在CMOS 版图设计中如何尽量避免衬底去偏置效应。
b).请解释“电迁移效应”，并且在工艺和版图设计中如何减小“电迁移”的影响。
c).请解释“天线效应”，并且在版图设计中如何避免“天线效应”的方法。
d).请解释“ESD”，并且简要说明其可能造成的影响。
e).请介绍标准CMOS 工艺中如何避免金属跨过场氧时在场氧下形成寄生沟道的方法。
答：a）当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，如果压降比较大导致隔离岛与衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛出现漏电，该过程称为衬底去偏置。
避免衬底去偏置的方法：1、重掺杂衬底：A.增加划片槽的衬底接触面积，可以有效预防局部去偏置效应，如果想减少划片槽的面积，可以在版图上存在的任意空位插入衬底接触。B.此外作为一种预防措施，在任何注入超过1mA的器件都应该应用衬底接触环。（P+GuardRing）2、带重掺杂隔离的轻掺杂衬底：A.划片槽的衬底接触外B.任何注入超过100uA的器件附近都需要加入衬底接触，任何注入超过1mA的电流器件应该用尽可能多的衬底接触环。C.版图完成后在版图空位遍布衬底接触。D.敏感低压电路远离衬底注入源3、带轻掺杂隔离区的轻掺杂衬底：A.不能依赖划片槽来抽取大的衬底电流B.大量散布衬底接触以减少衬底去偏置C.敏感电路远离衬底注入源D.
衬底调制容易向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOS电路可以采用NBL使NMOS与衬底隔离。4.介质隔离衬底：A.任何向P场注入超过几微安电流的器件都需要独立的隔离岛B.敏感电路应与P型场隔离以减少噪声耦合C.大量应用衬底接触b）电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起了金属的逐渐移位。
防止电迁移的主要方法是改善工艺。现代工艺中通常是在铝中掺入铜来增强抗电迁移能力。在深亚微米工艺中，逐渐使用纯铜来增加抗电迁移能力。每个工艺的设计规则都定义了单位宽度的最大允许的电流。
C）每一poly区积累的正电荷与它的面积成正比，如果一块很小的gate氧化层连接到一块很大的poly 图形时，就可能造成超出比例的破坏，这种效应称为天线效应。
解决方法： 1.在下层金属上加一个Top Metal的跳线.
2.如果无法加跳线，则可以连接一个最小的N+/P-epi或P+/Nwell的二极管。
D）静电泄放（ESD是由静电引起的一种电过应力形式。
可能造成的影响：
电压引起的破坏
—介质击穿：击穿典型MOSFET的栅介质，导致栅和衬底短路。
—结击穿：如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿电流引起的破坏：
—薄膜层发生破裂
—极大的电流密度可使金属连线移动并穿过接触，使PN结短路
4. 一些失效器件被打开封装后进行显微微观结构检测。对应以下观测到的现象请至少提出一
种失效机制：
⑴焊盘上的金属线熔化断开电迁徙失效机制，ESD
⑵焊盘上覆盖了绿色淀积物天线效应，干法腐蚀
⑶最小尺寸NMOS 管的栅氧在一点处击穿，短路了栅氧和下面的氧化层。介质击穿，ESD
5. 请根据1um 的设计规则，画出5/1 的PMOS 管（包含背栅接触），请画出相应的N 阱、多
晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。（注每个方格1um,设计规则参考最后附录1，方格可以自己在作业纸上绘出）（上次作业上）
6. 简要画出反相器的版图和剖面图（包含背栅接触）。（上次作业上）
7. 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为1um,
折角当成0.6um。NMOS 43.4/1
8. 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为
1um,折角当成0.6um。NMOS 1/68.6
9.下图是一个NMOS 版图，该NMOS 管的长度和宽度各为多少？ 2/125
10. 画出以下版图的等效电路：（忽略了背栅接触）（上次作业第10题）
11. 某电路中需要6：2 的匹配MOS 管，试判断下列几种叉指结构的匹配性。（上次作业上11）
12. 下列几种叉指结构的手征值各是多少？(上次作业上12)
13.假设AB 两个匹配晶体管比例为6：2，请使用简单混棒图画出晶体管的结构（需要画出栅、
源、漏及其连接关系）
14.请画出标准CMOS 工艺中衬底PNP 管的剖面图，并标注各个极。
15.如下图所示的2：2 的电阻版图布局结构，试简单分析下面三种布局结构的优缺点。
16. 某电路需要
两个完全匹配的电阻可供采用的方案有以下几种，试分析每种布局结构的优
缺点。
17.请简单画出阱电阻的版图，并分析版图中的接触孔下没有N+会有什么问题？
18.假设某材料的方块电阻为100 欧姆，线宽3um,间距1um,忽略接触孔等因素，试估算使用该材料绘制100K 的电阻，需要占用的版图面积。折成几段，估算面积
19.假设某种材料的方块电阻为100 欧姆，拐角电阻按方块电阻阻值的一半计算，试估算下面
电阻阻值。接触孔怎么算
20.为下列每种情况设计一维共质心结构
a)两个电阻，比例为4：5 b)两个电阻，比例为2：7
c)3 个电阻，比例为1：3：5 d)4 个电阻，比例为1：2：4：8
21.假设相对介电常数为 3.9，真空介电常数 0 8.85 /aF umε = 的热氧化薄膜能够安全承受
551 0 /Vc m×的电场，
a)承受15V 工作电压需要多厚的氧化膜？
b)如此结构的方块电容值是多少？
c)电容的结构如下图所示，忽略寄生效应估算所得薄膜的电容值是多少？
22.中心对称是版图匹配中常用的技巧，请解释它是如何减少温度梯度的影响的？请再举出三
个版图匹配的原则。
Ⅳ综合题
1.在CMOS 版图设计时，有时为了获得精确的电阻，需要使用熔丝Trimming 技术对电阻进行
微调，假设电阻的工艺容差为25%，试评估以下6bits 的Trimming 电路可以获得的电阻精度
有多少？n 的合理值是多少？
2. 假设某工艺的特征尺寸是0.5um,线宽控制为最小线宽的20%，各种电阻的方块阻值如下：
方块电阻值方块电阻值电阻
a)根据工艺估算期望得到容差在25% 以内的各种电阻需要使用的合理线宽
b)估算期望获得阻值500K 容差25%以内的各种电阻需要使用的面积（假设间距1um）。
c)假设某带隙基准电压源电路需要阻值500K 容差小于20%的匹配电阻，根据电阻特性及版图
面积，判断哪种电阻版图合适，并给出理由。
3.分析电压调制效应对MOSFET 电容的影响，并画出NMOS 管的C-V 特性图。
4.在CMOS 版图设计中如何版图绘制不当，会产生闩锁效应，导致芯片失效。
a)画出反相器的剖面图
b)根据剖面图画出寄生SCR 电路。
c)请写出在版图设计时，如何避免闩锁效应的方法(至少3 种)。
5.假设有ABC 尺寸都是4：4：4 三个晶体管，使用棍棒图画出以下电路的版图布局（必须画
出连接关系）。
6.使用棍棒图画出以下数字电路的版图布局（必须画出连接关系）
第二章．Virtuoso Editing的使用简介 全文将用一个贯穿始终的例子来说明如何绘制版图。这个例子绘制的是一个最简单的非门的版图。 § 2－1 建立版图文件 使用library manager。首先，建立一个新的库myLib，关于建立库的步骤，在前文介绍cdsSpice时已经说得很清楚了，就不再赘述。与前面有些不同的地方是：由于我们要建立的是一个版图文件，因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file。这里由于我们要新建一个tech file，因此选择前者。这时会弹出load tech file的对话框，如图2-1-1所示。 图2-1-1 在ASCII Technology File中填入csmc1o0.tf即可。接着就可以建立名为inv的cell了。为了完备起见，读者可以先建立inv的schematic view和symbol view（具体步骤前面已经介绍，其中pmos长6u，宽为0.6u。nmos长为3u，宽为0.6u。model 仍然选择hj3p和hj3n）。然后建立其layout view，其步骤为：在tool中选择virtuoso－layout，然后点击ok。 § 2－2绘制inverter掩膜版图的一些准备工作 首先，在library manager中打开inv这个cell的layout view。即打开了virtuoso editing窗
图2-2-1 virtuoso editing窗口 口，如图2-2-1所示。 版图视窗打开后，掩模版图窗口显现。视窗由三部分组成：Icon menu , menu banner ,status banner. Icon menu(图标菜单)缺省时位于版图图框的左边，列出了一些最常用的命令的图标,要查看图标所代表的指令，只需要将鼠标滑动到想要查看的图标上，图标下方即会显示出相应的指令。 menu banner（菜单栏）,包含了编辑版图所需要的各项指令，并按相应的类别分组。几个常用的指令及相应的快捷键列举如下： Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z) Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del) Undo ------- 取消编辑(u)Redo -------恢复编辑 (U) Move ------- 移动(m)Stretch ------- 伸缩(s) Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P) Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner（状态显示栏），位于menu banner的上方，显示的是坐标、当前编辑指令等状态信息。 在版图视窗外的左侧还有一个层选择窗口（Layer and Selection Window LSW）。
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
黄越（10月31改动） 第二章标准单元技术 章节预览 本章将要了解的内容有： ?为什么在数字电路版图设计中标准化是重要的？ ?在模拟电路版图设计中标准化技术的优点 ?为什么要把一些单元放在一起 ?只有很少的金属层布线时应该了解的注意点 ?有很多的金属层布线时应该了解的注意点 ?为了布线如何插入布线通道 ?什么时候布局粗的电源线 ?高密度区域信号的输入与输出 ?如何保证单元之间有合适的距离 ?如何完全通过版图设计规则的检查 ?如何节约设计时间 ?如何保护门电路不被损坏 标准单元技术的设计思想 为使自动版图设计工具能够布局布线，需要制定规则。比如单元设计规则、布局规则、测试规则。 稍稍想象一下塑料拼装玩具，这些规格统一的玩具块都在相同一个地方有用于连接的连接头和连接空隙。用这些塑料方块可以拼成一个大方块。所有的塑料块都可以相互拼装。 因为这些塑料块都是标准的长、宽、高，并按标准格式将塑料块拼装好。不可能将任何非标准的块与这些标准的块拼在一起。 像这些标准塑料方块一样，用自动版图设计软件依据网格线和设计规则来设计单元库。标准单元库之间同样要求能够相互集成。为实现这个设想人们利用各种标准化的技术来构造这个特殊的单元库。 标准化技术同样也适用于模拟电路版图设计，即使是不使用自动版图设计软件的情况。由于这些标准化技术在数字电路版图设计中是强制执行的，所以本章的重点及举例主要使用数字电路版图设计。 标准网格 通过将器件布局在标准网格上，标准化的版图系统可以自动布线并能够保证标准单元所有可行的布局。这些网格就像一个个标准平面正方形塑料块拼装在一起。这是我们首先讨论的问题。 讨论过网格后，再来讨论一下布局在这些网格之上的标准单元。如果我们利用网格布局并使用设计规则统一的（设计）单元，就可以使用自动工具来进行布局布线。不考虑软件的决定性的因素的情况下，我们的电路就会正确的设计出来。 基于网格的系统 典型的布线软件是基于网格的。基于网格的布线器有两个限制。固定线宽以及只能将器件对称的布在网格线上。不能在基于网格的系统中随心所欲的进行设计，必须符合网格布线规则。 决定网格大小的因素?? 假设第一金属层最小线宽为1微米，换句话就是最小线间距为1微米的工艺下。每根线的宽度为1微米，两根线的间距为1微米，因此两根平行线的最小距离为3微米。
集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题
针对SOI 集成传感器芯片结构的特殊性，同时考虑到芯片成品率和器件的可靠性，根据已经开发的普通压阻工艺规则、考虑到光刻和键合设备能力、同时为保证加速度传感器件结构布线的需求制定了集成传感器芯片的工艺规则。 为保证结构加工的成品率，加速度传感器弹性支撑悬臂梁的厚度设计为30um 。考虑到整个器件的尺寸、加速度传感器的量程等诸多因素，加速度传感器支撑悬臂梁的宽度必须比较小；但为保证在一条弹性悬臂梁的宽度范围内并排放下两个压阻和六条金属导线，同时又要将图形尺寸设计的足够大，以尽可能减少加工偏差对图形尺寸影响的比例，以获得较高的成品率和可靠性。综合考虑以上因素，布线的工艺规则以5um 为最小图形线宽和间隔、压阻图形面引线孔覆盖最小为2um 、双面光刻和对准键合的图形覆盖最小为4um ，其他还要求器件的焊盘最小间距大于100um 、焊盘面积大于100100um um 、硅片划片槽宽度为200um 。 MEMS 光刻掩模版介绍 光刻技术是一种将掩模版的图形转移到衬底表面的图形复制技术，即利用光源选择性照射光刻胶层使其化学性质发生改变，然后显影去除相应的光刻胶得到相应图形的过程。光刻得到的图形一般作为后续工艺的掩模，进一步对光刻暴露的位置进行选择性刻蚀、注入或者淀积等。 MEMS 掩模版是一块单面附有金属铬层的厚度为c 的石英玻璃平板，掩模图案构造于铬层中。光刻掩模版的制作是MEMS 器件加工流程的开始。一般对掩模版的设计要求为：图形的尺寸要准确；图形边缘应光洁，陡直和无毛刺；图形黑白对比要深，图形内无针孔，图形外无黑点；整套版中的各块能一一套准；底版要牢固、耐磨；各图形区内应有掩蔽作用，图形区外应完全透过紫外光或对光吸收极少。 根据制定的集成传感器的工艺规则，结合需要的MEMS 器件结构，就可以开始进行MEMS 掩模版的版图设计。版图是一组具有一定对应关系的图形，它与器件的结构、所用的加工工艺密切相关，每层版图都对应于不同的工艺步骤。在加工过程中，各层版图利用十字对准标记进行光刻对准，以保证对准精度。MEMS 掩模版的制作是根据设计完成的版图来进行的。 集成传感器的版图设计说明
集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日
一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
集 成 电 路 设 计 实 验 报 告 电控学院 微电0902班 0906090216 张鹏
目录 1 综合实验的任务与目的 (2) 2 综合实验的内容和要求 (2) 3设计方案对比和论证确定 (4) 4设计实现过程 (5) 5验证结果说明和结论 (7) 6总结版图设计技巧 (9) 7 参考文献 (10)
MOS集成运算放大器的版图设计 1 综合实验的任务与目的 集成电路设计综合实验是微电子学专业学科的实践性教学课程，其任务是向学生介绍集成电路软件设计的基本知识，基本的设计方法，学会使用专用软件进行集成电路设计，学习集成电路版图的设计及物理验证的一般方法技巧。本次集成电路设计综合实验要求学生完成对CMOS 集成运算放大器电路的版图设计及其物理验证。 2 综合实验的内容和要求 2.1 实验的内容 本次集成电路设计综合实验的内容为：CMOS 集成运算放大器的版图设计以及采用DIVA工具进行物理验证。版图设计的过程是：先进行电路分析，计算出各端点的电压及各管的电流，从而求出各管的W/L比，进而依据设计规则设计各管图形，进行布局、布线以及物理验证，最后完成整个版图设计。 2.1.1 目标电路及其性能要求 目标电路原理图如图1所示，为两级CMOS集成运算放大器，其中M1～M4构成有源负载的差分输入级；M5提供该级的工作电流；M8，M9构成共源放大电路，作为输出级；M7为源跟随器，作为增益为1的缓冲器，以克服补偿电容的前馈效应，并消除零点；M6提供M7的工作电流；M10，M11组成运放的偏置电路。
图1 CMOS 集成运算放大器原理图 电路的性能要求：输出电压摆幅大于V 3±；最大转换速率为s V μ/30；补偿电容Cc 为10pF 。 2.1.2 工艺选择 本设计选择0.6um double metal double poly mixed signal technology 。 工艺信息描述： 工艺名称：6S06DPDM-CT 工艺尺寸：0.6um 多晶硅层数：2 铝的层数：2 电压类型： 3~5V 工艺参数： )/(4002s V cm N ?=μ，)(2002s V cm P ?=μ，01.0=λ，28/103.2cm F C ox -?=，V V TP 1-=，V V TN 1=。 假定V V GS 5.2=时，晶体管进入饱和工作状态。 2.1.3 版图设计的一般方法和技巧 实际电路和原理图毕竟有所差别，各种非理想因素会影响电路的性能，使之偏离设计目标。因此，我们先要了解实际电路中各种非理想因素存在的原因，以及它对电路造成的影响。然后，同时从仿真和版图两个方面入手来解决这个问题。一方面，在电路设计中
摘要： 随着微电子工艺特征尺寸的不断缩小，集成电路技术的发展呈现部分新的特征。顺应时代技术潮流，我们将带领大家一起深入了解一下集成电路发展技术及发展趋势。集成电路的应用范围广泛，门类繁多。其分类方法也多种多样,大体上可以按照结构、规模和功能三方面来进行分类。 目前集成电路设计有几种主要设计方法，包括全定制设计方法、定制设计方法、半定制设计方法和可编程逻辑电路设计方法。然后，让我们一起总结一下版图设计中的技巧，诸如：合并公共区域、减线法等。最后我们将回顾一下集成电路的发展历程及趋势，有针对性地设想一下版图设计技术的未来动态，为将来的就业做好准备。 关键词：集成电路设计、版图设计、定制版图设计、SC设计方法、BLL设计方法、GA设计方法、IS技术等 一、引言 纵观人类文明发展历程，科学技术手段解放人类生产力，人类创造科技，科技反过来推进人类文明发展的进程。18世纪末至19世纪初，以伽利略自由落体定律、开普勒行星运动三大定律和牛顿力学为理论基础，以“瓦特发明蒸汽机”为标志的第一次产业革命，产生了近代纺织业和机械制造业，是人类进入利用机器延伸和发展人类体力劳动的时代。19世纪末至20世纪初，以1820年奥斯特、法拉第的电磁理论和麦克斯韦发现的电磁波理论为基础，以实用的发电机应用于工业为标志的第二次技术革命。当前，我们正在经历着以电子信息
技术为代表的新的技术革命。 有人认为，从20世纪中期，人类进入了继石器时代、青铜器时代、铁器时代之后的硅器时代。随着新世纪的到来微电子技术已经成为了整个信息时代的标志和基础。顺应时代潮流，版图设计基于集成设计诸多方法中的一种，具有它独特的存在价值和优势。结合自身实际情况，版图设计是我们电子信息科学与技术专业的基础课，且是我们将来从事就业的主要方向。不管是个人兴趣还是以后就业需求，完成版图设计这一课题的论文设计，将有助于自身加深对该领域的了解与认识，一边印证自己上课所学的内容，一边不断地扩充新的领域和知识，更重要的是通过这次论文设计将有助于自己加深对该专业课程的总结和提炼，并在所学内容的基础上不断凝练和升华，提供了很好的“学有所用，学以致用”实践平台。 二、集成电路分类、设计途径和设计特点 集成电路的应用范围广泛，门类繁多。其分类方法也多种多样。集成电路按结构可分为单片集成电路和混合集成电路两大类，单片集成电路包括：双极型、MOS型（NMOS、PMOS）、BI MOS型（BIMOS、BICMOS）混合集成电路则包括：薄膜混合集成电路和厚膜混合集成电路两种；根据集成电路规模的大小，通常将集成电路分为小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路，集成电路规模的划分主要是根据集成电路中的器件数目，即集成电路规模由集成度确定。根据集成电路的功能可以将其划分为数字集成电路、模拟集成电路和数模混合集成电路三
第九章 版图设计流程及设计方法学习指导 学习目标与要求 1．了解集成电路版图设计及验证相关EDA工具； 2．掌握集成电路版图设计及验证相关理论知识； 3. 掌握集成电路版图设计流程、方法及设计技巧 学习重点 1．集成电路版图设计及验证相关EDA工具 2．集成电路版图设计流程、方法及设计技巧 学习难点 1．集成电路版图设计及验证相关理论知识； 2．不同集成电路版图设计的方法及设计技巧
第一节版图设计概念 1.定义：版图设计是创建工程制图（网表）的精确的物理描述过程，而这一物理描述遵守 有制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。 2.各种类型集成电路版图
第二节版图设计工具－TANNER L-EDIT 集成电路设计近年来发展相当迅速，许多设计需要借助计算机辅助设计软件。 作为将来从事集成电路设计的工作人员，至少需要对版图有所了解，但是许多软件（如cadence）实在工作站上执行的，不利于初学者。 L-Edit软件是基于PC上的设计工具，简单易学，操作方便，通过学习，掌握版图的设计流程。
一、Tanner Pro 简介 Tanner Pro 是一套集成电路设计软件，包括S-EDIT 、T-SPICE 、W-EDIT 、L-EDIT 与LVS ，他们的主要功能分别如下： 1、S-Edit ：编辑电路图； 2、T-Spice ：电路分析与模拟； 3、W-Edit ：显示T-Spice 模拟结果； 4、L-Edit ：编辑布局图、自动配置与绕线、设计规则 检查、截面观察、电路转化； 5、LVS ：电路图与布局结果对比。 版图设计工具－Tanner L-EDIT Tanner Layout Editor －版图编辑大师TANNER 最精华的部分在哪里 Virtuoso Layout Editor 界面漂亮友好 功能强大完备 操作方便高效
ASIC的版图设计实现方法 对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。 §1 全定制设计方法(Full-Custom Design Approach) 全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。 这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改:对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径... 。这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。 目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。 模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。 简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。 图1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路) 需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。即使对于每个人负责的子模块电路, 也要充分利用电路的规则性和重复性进行设计。比如寄存器可由一排D触发器构成, 只要精心设计好一只D触发器的版图, 就可以利用计算机图形软件中的复制功能, 拉出一排D触发器也就是一个寄存器的版图了。当然,每个D触发器还要考虑彼此之间版图的偶合度问题。 108
集成电路版图设计 班级姓名学号 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 PCB版图设计版图设计师 Abstract Introduces the integrated circuit layout design each link and the problems needing attention in the design process, and then the IC layout design and PCB layout design are compared, analyzed the differences. Finally introduced the IC Layout Designer this occupation, deepen the understanding of the industry. Keywords: integrated circuit layout design PCB layout design the IC Layout Designer 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？
《集成电路版图设计》 学院：_____________ 专业班级：_____________ 学号：_____________ 学生：_____________ 指导教师：_____________
摘要 什么是集成电路？把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。 什么是集成电路设计？根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。 《集成电路版图设计》基于Cadence软件的集成电路版图设计原理、编辑和验证的方法。本次实验是基于Cadence版图设计软件平台，采用L50C7工艺库，设计一个运算放大器，并且，为了防止电路中各元件间产生闩锁效应，在实际生产流片中每个元件都应该添加保护环，以防止各元件间电流之间产生各种影响。并且增加电路的稳定性和可靠性。 电路的验证采用的是Calibre验证工具，对电路版图进行了DRC验证和LVS验证。 关键词：Calibre，运算放大器
目录 一、电路设计流程 (1) 二、版图的制作流程 (2) 三、二级运算放大器的原理图 (3) 四、器件尺寸的计算 (4) 五、二级运算放大器原理图 (5) 六、二级运算放大器版图 (9) 心得体会 (11) 参考文献 (12)
一、电路设计流程
二、版图的制作流程 由于设计目标已经电路的构造课本已经讲述的十分详细。 所以我讲接着阐述版图的制作过程。首先将电路图转为相应的版图， 意思就是把相对 应的器件进行布局布线。因制造工艺精度有限，所以版图必须满足一定的规则要求。 按照设计规则布局布线后，接着就要对它进行检查。由于版图是人工布局布线，因此 或多或少的存在一些错误。这时就需要软件来进行“设计规则检查”（DRC ）。软件所依 据的是DRC 文件，它与画版图时使用的规则是一致的，只不过规则文件是给版图设计 者参考使用的，而DRC 文件是由软件编写的。 当版图没有了DRC 错误，完全符合设计规则之后，再依靠LVS 文件，将其与电路原理 图进行比较。若有不同之处，LVS 将进行报错，经过修改之后还要重复DRC 、LVS 过程。 若两者相同，说版图与原理图一致。到这一步就完成了版图的制作了。完成版图之后， 还可以利用工具提取版图中的寄生参数，对包含这些寄生参数的电路再次进行仿真， 从而更准确确定电路的性能。 最后把图形格式的版图文件转换为通用二进制文件（GDS 文件），提交给生产厂制造。
四．版图技巧Z 1．对敏感线的处理 对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2．匹配问题的解决 电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3．噪声问题的处理 噪声问题处理的最常用方法是在器件周围加保护环。 Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。 Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。 在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。 电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。 各种器件，包括管子，电容，电感，电阻都要接体电位。 如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4．版图对称性 当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。 常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA 的方式 如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
L a y o u t(集成电路版图)注意事项及技巧总 结
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、layout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避 免各模块的电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。（3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。 在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰