课程设计任务书
学生姓名：彭雪峰专业班级：电子1103班
指导教师：封小钰工作单位：信息工程学院
题目:基本RS触发器
初始条件：
计算机、ORCAD软件、L-EDIT软件。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等
具体要求）
1、课程设计工作量：2周
2、技术要求：
（1）学习ORCAD软件、L-EDIT软件。
（2）设计一个基本RS触发器电路。
（3）利用ORCAD软件、L-EDIT软件软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。
时间安排：
2014.12.29布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2014.12.29-12.31学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2015.1.1-1.8对基本RS触发器电路进行设计仿真工作，完成课设报告的撰写。
2015.1.9提交课程设计报告，进行答辩。
指导教师签名：年月日
系主任（或责任教师）签名：年月日
摘要
随着微电子工艺特征尺寸的不断缩小，集成电路技术的发展呈现部分新的特征。顺应时代技术潮流，我们将带领大家一起深入了解一下集成电路发展技术及发展趋势。集成电路的应用范围广泛，门类繁多。其分类方法也多种多样,大体上可以按照结构、规模和功能三方面来进行分类。
集成电路的应用范围广泛，门类繁多，其分类方法也多种多样。按结构可分为单片集成电路和混合集成电路两大类，单片集成电路包括：双极型、MOS型（NMOS、PMOS）、BI MOS 型（BIMOS、BICMOS），混合集成电路则包括：薄膜混合集成电路和厚膜混合集成电路两种；根据集成电路规模的大小，通常将集成电路分为小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路，集成电路规模的划分主要是根据集成电路中的器件数目，即集成电路规模由集成度确定。根据集成电路的功能可以将其划分为数字集成电路、模拟集成电路和数模混合集成电路三类。
由于集成电路种类多样，其设计方法往往不局限于固定的一种方案。集成电路设计方法一般可分为逻辑（或功能）设计、电路设计、版图设计和工艺设计四类。通常有两种设计途径：正向设计和逆向设计，一个好的、高效的集成电路设计应该满足功能正确、电学性能优化、芯片面积小、设计可靠性高等要求。
在电路设计中，RS触发器占有相当重要的地位，其是构成其它各种功能触发器的基本组成部分，因此又称作基本RS触发器。为了对集成电路的设计有比较深入的了解，本文将通过使用ORCAD对基本RS触发器进行电路仿真、使用L-EDIT进行电路版图设计的方法，来介绍超大规模集成电路设计的具体步骤，最后将会对电路仿真结果和版图设计结果进行分析和总结。
关键词：超大规模集成电路电路仿真版图设计基本RS触发器
ABSTRACT
With microelectronics technology feature sizes shrinking,the development of integrated circuit technology show some new features.Keep up with the trend of the era of technology,we will take together deeply know about the development of integrated circuit technology and developent trend.The application range of the integrated circuit broad category,is various.The classification method varied also,generally can be carried out in accordance with the structure, size and function of three aspects to classification.
According to the structure can be divided into the monolithic integrated circuit and of two kinds of hybrid integrated circuit,the monolithic integrated circuit includes:bipolar,and MOS type(NMOS and PMOS transistor),BI(BIMOS,BICMOS)MOS type,hybrid integrated circuit includes:film hybrid integrated circuit and two kinds of thick film hybrid integrated circuit.
According to the size of the integrated circuit,integrated circuit is usually divided into small-scale integrated circuit,msi,lsi,vlsi circuit,large scale integrated circuit and large scale integrated circuit,integrated circuit scale is mainly divided into according to the number of integrated circuit device,the integrated circuit scale is determined by integration.According to the function of the integrated circuit can be divided into digital integrated circuits,analog integrated circuit and three types of mixed-signal integrated circuits.
With more diverse types of integrated circuit and its design method is often not confined to fixed a scheme.Integrated circuit design method of general can be divided into the logical(or function)design,circuit design,layout design and process design four types.There are usually two ways:positive and reverse design,a good and efficient integrated circuit design should meet the correct function,electrical performance optimization,small chip area,the design requirements of high reliability.
Keywords:very large scale integrated circuit layout design basic RS flip-flop circuit simulation
目录
摘要..................................................................................................................................................I ABSTRACT....................................................................................................................................II 1设计目的.. (1)
2设计原理 (2)
2.1基本RS触发器电路原理 (2)
2.2版图设计内容 (3)
3ORCAD电路仿真 (4)
3.1ORCAD软件介绍 (4)
3.2ORCAD电路仿真步骤 (5)
4基于L-EDIT的版图设计 (7)
4.1L-EDIT软件介绍 (7)
4.2规则设计 (7)
4.3版图绘制步骤 (7)
4.4版图设计结果 (9)
五体会和总结 (11)
参考文献 (12)
1设计目的
（1）通过本次实验，熟悉L-edit软件的特点并掌握使用L-edit软件的流程和设计方法；
（2）了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则；
（3）掌握数字电路的基本单元CMOS的版图，并利用CMOS的版图设计简单的门电路，然后对其进行基本的DRC检查；
（4）熟悉ORCAD软件的特点，并学习使用ORCAD进行电路图的设计与仿真；
（5）设计和实现一个基本RS触发器电路，首先使用ORCAD进行电路仿真，之后使用L-EDIT进行电流版图的设计。
2设计原理
2.1基本RS触发器电路原理
触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
基本RS触发器（如图2-1所示）由两个与非门交叉藕合耦合构成，其具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S=0时触发器被置“1”；R端为置“0”端，因为R=0时触发器被置“0”；当S=R=1时，触发器状态保持。基本RS触发器也可以用两个“或非门”组成，此时为高电平有效置位触发器。
图2-1基本RS触发器
通过理论分析，可知基本RS触发器的逻辑功能，如下表所示：
表2-1基本RS触发器逻辑功能表
R D S D Q Q
1
1→010
0→110
1→0
101
0→101 0011
2.2版图设计内容
(1)布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。
(2)布线：设计走线，实现管间、门间、单元间的互连。
(3)尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。
(4)版图编辑（Layout Editor）:规定各个工艺层上图形的形状、尺寸和位置。
(5)布局布线（Place and route）：给出版图的整体规划和各图形间的连接。
(6)版图检查（Layout Check）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic）。
3ORCAD电路仿真
3.1ORCAD软件介绍
ORCAD是由ORCAD公司于八十年代末推出的EDA软件，它是世界上使用最广的EDA软件，每天都有上百万的电子工程师在使用它，相对于其它EDA软件而言，它的功能也是最强大的，由于ORCAD软件使用了软件狗防盗版，因此在国内它并不普及，知名度也比不上PROTEL，只有少数的电子设计者使用它，它进入国内是在电脑刚开始普及的94年。
Cadence OrCAD Capture是一款多功能的PCB原理图输入工具。OrCAD Capture作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，具有简单直观的用户设计界面。OrCAD Capture CIS具有功能强大的元件信息系统，可以在线和集中管理元件数据库，从而大幅提升电路设计的效率。
OrCAD Capture提供了完整的、可调整的原理图设计方法，能够有效应用于PCB的设计创建、管理和重用。将原理图设计技术和PCB布局布线技术相结合，OrCAD能够帮助设计师从一开始就抓住设计意图。不管是用于设计模拟电路、复杂的PCB、FPGA和CPLD、PCB 改版的原理图修改，还是用于设计层次模块，OrCAD Capture都能为设计师提供快速的设计输入工具。此外，OrCAD Capture原理图输入技术让设计师可以随时输入、修改和检验PCB设计，相对于其他仿真软件，它拥有以下优点：
（1）图形化、平面化和层次化设计能力提高了原理图设计效率；
（2）与强大的元件信息系统（CIS）高度集成，促进优选器件和已有器件库的重用，可以加快原理图设计进程，降低项目成本；
（3）便于查找元件，并与MRP、ERP、PDM数据库实现高度集成；
（4）为用户提供超过200万的免费元件库，便于灵活选择设计元件；
（5）集中管理物料编号和器件信息；
（6）可进行数据流程、封装以及互联的在线设计规则检查；
（7）用户可以对元件、连线、网络、引脚和标题框进行灵活的编辑和定义；
（8）可以导入和导出所有常用的设计文件格式；
（9）宏记录器可用于复杂的原理图编辑和定制过程的录制。
3.2ORCAD电路仿真步骤
（1）首先新建一个空的project，重命名为basicRS，保存在C盘目录下；
（2）在Page上画出基本RS触发器电路图，如图3-1所示；
、
图3-1基本RS触发器仿真电路图
（3）点击PSpice下的Create Netlist，新建一个网络表，观察是否有电气故障；
（4）排除电气故障后，点击PSpice下的New Simulation Profile，创建一个新的仿真文件；
（5）再点击PSpice下的Eidt Simulation Profile，对仿真文件进行参数设置；
（6）最后点击PSpice下的Run，开始对电路进行仿真，仿真的结果如图3-3和3-4所示。
图3-3RS端输入的脉冲信号
图3-4Q1和Q2端输出的信号
由图可见，仿真结果基本与逻辑图符合，但是有一定电平错误，通过计算可知应该是选择的MOS管参数不一致所导致，但这个结果不妨碍后面的版图制作，因此在此处不详加
分析。
4基于L-EDIT的版图设计
4.1L-EDIT软件介绍
L-Edit是Tanner Tools Pro工具软件中的一个软件包，可以在同一窗口中进行版图设计、设计规则检查、网表提取、标准单元自动布局与连线等工作。配合在S-Edit中建立的相应电路，可以在Tanner Tools Pro提供的另一个工具LVS完成布局与电路的比对。
4.2规则设计
设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类：
（1）微米准则：用微米表示版图规则中如最小特征尺寸和最小允许间隔的绝对尺寸。
（2）λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。
设计规则分类如下：
（1）拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。
（2）λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ。以下为规则的详细说明：
（1）宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离；
（2）间距规则（Separation rule）：间距指各几何图形外边界之间的距离；
（3）交叠规则（Overlap rule）：
交叠有两种形式：
（1）一几何图形内边界到另一图形的内边界长度（intersect）
（2）一几何图形外边界到另一图形的内边界长度（enclosure）
4.3版图绘制步骤
有了合适的版图结构后，就可以根据版图设计规则利用版图编辑工具绘出掩膜层。这个过程可能需要多次反复以符合全部的设计规则，但基本布局不应有太大的改变。进行DRC （设计规则检查）之后，就在完成的版图上进行电路参数提取来决定实际的晶体管尺寸，
更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会自动生成一个详细的SPICE输入文件。在就可以使用提取的网表通过SPICE仿真确定电路的实际性能，如果仿真出的电路性能（如瞬态响应时间或功耗）与期望值不相符，就必须对版图进行修改并重复上面的过程。版图修改主要是对晶体管尺寸中的宽长比进行修改。这是因为管子的宽长比决定器件的跨导和寄生源极和漏极电容。为了减小寄生效应，设计者也必须考虑对电路结构进行局部甚至全部的修改。具体的版图设计步骤如图4-1所示：
4-1版图设计步骤
4.4版图设计结果
参照版图的设计步骤和设计规则，在L-EDIT上进行基本RS触发器的版图绘制，考虑到基本RS触发器由NMOS和PMOS所组成，因此先绘制NMOS和PMOS。绘制的结果如图4-2和4-3所示：
图4-2nmos管版图
图4-3pmos管版图
在绘制完nmos和pmos的版图后，开始根据仿真所用的电路图在L-EDIT上进行电路的连线。根据版图的设计规则，绘制的基本RS触发器结果如图4-4所示：
图4-4基本RS触发器版图
根据DRC电气规则检查，该电路图符合全部的电气规则，至此基本RS触发器的版图设计到此告一段落。
五体会和总结
通过这次ORCAD和L-EDIT软件的训练，我已经初步的掌握了软件的基本操作方法，并能够独立的运用该软件设计版图，灵活的根据要求绘制版图，我想这对我今后学习或者工作大有裨益，今后，我要更多的运用该软件，达到熟练掌握的目的，在我们锻炼动手能力的同时，学到更多的有关专业知识。
在我做集成电路版图设计过程中的困难之一是分不清楚集成器件的工艺层次结构。第一次使用L-edit软件设计版图设计的过程中，对于工艺部分的尺寸调节这个环节是个相当繁琐的工作。不过在后来的摸索中我熟悉使用了Bottom left corner and dimensions 的调节规则，方便了我后来的版图设计与调节。
在做集成电路版图设计的过程中，我觉得这样做可以提高版图制作效率。再设计出电路的前提下，熟悉设计规则后，在编辑界面上先依据设计规则大概绘制出版图结构，进行DRC仿真后再依次改正错误。调节各部分尺寸的过程中show box coordinates项选择Bottom left corner and dimensions，我觉得这个调节相对比较方便。
尽管在集成电路版图设计的过程中遇到了很多问题，但是通过这次集成电路版图设计让我再次认识到英语以及自我学习能力的重要性。
参考文献
[1]陈先朝，集成电路课程设计指导书，2009年；
[2]廖裕评，Tanner Pro集成电路设计与布局实践指导，北京科学出版社，2009年；
[3]朱正涌，半导体集成电路，清华大学出版社，2009年；
[4]王志功等，集成电路设计，电子工业出版社，2008年。
本科生课程设计成绩评定表
姓名性别
专业、班级
课程设计题目：
课程设计答辩或质疑记录：
成绩评定依据：
最终评定成绩（以优、良、中、及格、不及格评定）
指导教师签字：年月日
附件3 2017年智能制造新模式应用项目 任务书 项目名称： 项目责任单位（盖章）： 项目责任人（法人代表）： 项目技术负责人： 项目年限：20 年月至20 年月填报日期： 20 年月日 中华人民共和国工业和信息化部制 二〇年月
编写说明 1．项目任务书必须依据工业和信息化部对项目的立项批复以及通过评审的项目申报书编制，不得随意变更内容。项目总经费按照立项批复的项目总投资填写。 2．每个项目必须具备项目责任人（单位法人代表）和技术负责人。 3．项目任务书编制流程： （1）任务书由项目责任单位编制，并报送所在地省级工业和信息化主管部门； （2）根据项目立项批复和项目申报书的内容填报项目任务书； （3）项目任务书一式四份，工业和信息化部、财政部各一份；项目责任单位一份；项目责任单位所在地省级工业和信息化主管部门一份。 4．填报格式说明：请用A4幅面编辑，正文字体为4号仿宋体，单倍行距。一级标题4号黑体，二级标题4号楷体。双面打印。
智能制造专项项目基本信息项目名称 预计完成时间 预期成果类型□标准□研究报告□试验验证平台□专利□软件□智能工厂□数字化车间□其他（请注明） 项目责任单位信息单位名称单位性质□国有□民营□三资通讯地址邮政编码 所在地区单位主管部门 联系电话 组织机构代码/ 统一社会信用代 码 传真号码单位成立时间 电子信箱 项目目标产品技术水平 （新模式应用类项目填写） □国际先进□国内领先□国内先进 □其他（请注明） 标准制定基 础 □牵头制定过行业标准/国家标准□所申报标准类项目已在国家 标准或国际标准立项 智能制造基 础 □工信部两化融合管理体系贯标企业□工信部智能制造试点示 范企业□国家级两化深度融合示范企业□其他（请注明） 2014年2015年2016年 总资产（万元）负债率 主营业务收入（万元）税金（万元）利润（万元） 项目技术负责人信息 姓名性别出生日期职称最高学位从事专业固定电话移动电话传真号码电子信箱证件类型证件号码 联合单位信息单位名称单位性质 组织机构代码/统一 社会信用代码
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）
`CMOS反相器电路图、版图、剖面图
CMOS的广泛使用，是由于解决了latch-up效应 Latch-up效应解释、原理、解决方法（略） 避免栅锁效应方法：用金掺杂或中子辐射，降低少数载流子寿命；深阱结构或高能量注入形成倒退阱；将器件制作于高掺杂衬底上的低掺杂外延层中；沟槽隔离。 在基体（substrate)上改变金属的掺杂，降低BJT的增益 ?避免source和drain的正向偏压 ?增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路 ?使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。 ? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。?使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能 ?除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。? I/O处尽量不使用pmos(nwell) 门级电路图（AOI221） AOI221=(AB+CD+E)’
伪NMOS: 伪NMOS的下拉网络和静态门的下拉网络相似，上拉网络是用一个PMOS管，且此管输入接地，因此PMOS管总是导通的。 动态电路： 动态电路用一个时钟控制的PMOS管取代了总是导通的PMOS管，克服了有比电路的缺点。动态电路速度快，输入负载小，切换时不存在竞争电流，而且动态电路没有静态功耗。 动态电路存在的根本性问题就是对输入单调性的要求。 多米诺电路： 多米诺电路由一级动态门和一级静态CMOS反相器构成。典型结构： 下拉网络+上拉预充值网络+反相器构成 过程就是充值+求值的过程 在多米诺电路中，所有门的预充、求值都可以用一个时钟控制。求值期间，动态门的输出单调下降，所以静态反相器的输出单调上升。多米诺电路是同时进行预充，但求值是串行的。逻辑功效（logic effort） 逻辑功效定义为门的输入电容与能够提供相同输出电流的反相器的输入电容的比值。也就是说逻辑功效表示某个门在产生输出电流时相比反相器的糟糕程度。逻辑功效不仅使我们能容易计算时延，它也向我们展示了如何确定晶体管的尺寸以优化路径中的延时。
1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。
集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液
中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联
中南大学大规模集成电路考试及答案合集
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---○---○ --- 学 院 专业班级 学 号 姓 名 ………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封 中南大学考试试卷 时间110分钟 题 号 一 二 三 合 计 得 分 评卷人 2013 ~2014 学年一学期大规模集成电路设计课程试题 32 学时，开卷，总分100分，占总评成绩70 % 一、填空题(本题40分，每个空格1分) 1. 所谓集成电路，是指采用 ，把一个电路中 所需的二极管、 、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的 或介质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具有特定电路功能的微型结构。 2. 请写出以下与集成电路相关的专业术语缩写的英文全称： ASIC ： ASSP ： LSI ： 3. 同时减小 、 与 ，可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。因此，缩短MOSFET 尺寸是VLSI 发展的趋势。 4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构设计、功能设计、 设计、可测性设计、 设计等。 5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必须满足的 。系统规格定义系统边界及系统与环境相互作用的信息，在这个规格中，系统以 的方式体现出来。 6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保护等）、系统规模/性能、 、 、 等确定实现方法。 7. 体系结构设计的三要素为： 、 、 。 8. 高位综合是指从 描述自动生成 描述的过程。与人工设计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在面积、性能、功耗等方面表现出色的电路。 9. 逻辑综合就是将 变换为 ，根据 或 进行最优化，并进行特定工艺单元库 的过程。 10. 逻辑综合在推断RTL 部品时，将值的变化通过时钟触发的信号推断为 ， 得 分 评卷人
1.Give a formal or descriptive definition for each of the following terms. （1）、ITRS：International Technology Roadmap for Semiconductor. （2）、Gate-Equivalent：It’s used to measure the basic unit of the complexity of the digital circuit, and based on to complete a circuit function, the number of logic gates are independent of each other.A gate equivalent stands for a unit of measure which allows specifying manufacturing-technology-independent complexity of digital electronic circuit. （3）、Technology Nodes：A Technology Nodes is defined as the ground rules of a process governed by the smallest feature printed in a repetitive array. （4）、Feature size：A single graphic minimal size.The minimum scale in integrated circuit devices.roughly half the length of the smallest transistor. （5）、IC design complexity sources：It contains chip size, power dissipation, heterogeneity, variability and reliability. （6）、Behavioral representation：It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual,mathematics,or algorithmic description. （7）、Abstraction hierarchy：Abstraction hierarchies are a human invention designed to assist people in engineering very complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of detail. （8）、IC design：A design is a set of transformations from one representation of a system to another until a representation that can be fabricated exists.Integrated circuit design involves the creation of electroniccomponents,such as transistors, resistors, capacitors and the metallic interconnect of these components onto a piece of semiconductor, typically silicon. （9）、Synthesis：The process of transforming one representation in the design abstraction hierarchy into another representation. （10）、Refinement：The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.Refinement is a generic
超大规模集成电路课程论文题目：超大规模集成电路的设计方法和应用实例 院系： 专业： 年级： 学号： 姓名： 指导老师： 完成时间：
超大规模集成电路的设计方法和应用实例 作者:陈茜 指导老师:张婧婧(湖北文理学院，物理与电子工程学院) 摘要:本文在概述超大规模集成电路设计方法上，系统地论述了各种设计集成电路的方法，讨论了全定制法、定制法、半定制法以及可编程逻辑器件和逻辑单元阵列设计方法的特点和适用范围。 关键词:全定制法定制法半定制法 引言:自1959年以来，集成电路技术发生了惊人的变化。第一个设计出来的集成电路只有四个晶体管，而三十年以后的今天，在1989年，一个芯片上集成的晶体管数目已超过一千万个。集成电路经历了SSI、MSI、LSI、VLSL阶段，目前已开始进入特大规模集成电路ULSI （Ultra Large Scale Integration）阶段。 随着集成技术的发展和集成度迅速提高，集成电路芯片的设计越来越复杂，原有的传统方法——手工画图、刻红膜的方法已无法适应，急需在设计方法与设计工具方面来一个大的变革。这就是经常谈论的“设计革命”。各种设计方法学的诞生正是为了适应这种要求。 一个集成系统的设计就是在保证产品质量的前提下，正确的选择器件结构、电路形式、工艺方案和设计规则，同时要尽可能地减小芯片尺寸，降低设计成本和缩小设计周期。 2设计方法分类 目前集成电路已渗透到各个应用领域。它的品种从微处理器、数字式电话一直到电子玩具和家用电器。由于品种的不同，在性能和价格上有很大差别，因而实现各种设计的方法和手段也有所不同。总的来讲，我们希望能在尽可能短的时间内用最低的成本来获得最佳的设计指标，而所用的芯片面积又是最小的。但实际上要全面达到这种要求是很困难的，只能进行某种折衷。根据不同的设计要求，现有的各种设计方法可归纳如下： 2.1 全定制设计方法（Full-Custom Design Approach） 它适用于要求得到最高速度、最低功耗和最省面积的设计芯片设计。这种方法通常采用 随机逻辑网络，因为它能满足上述要求。但版图设计通常需要人来不断完善，以便把每个器件及内连接安排得最紧凑、最合适，又由于全定制设计是基于晶体管级的芯片设计，从管子的尺寸、安放位置及管子间互连着手设计，因而设计时花费的人工最多，周期最长，比较适
超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程： 从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。
超大规模集成电路的设计发展趋势；摘要：随着信息产品市场需求的增长，尤其通过通信、；关键字：超大规模集成电路发展趋势SOCIP复用技；1引言；集成电路是采用半导体制作工艺，在一块较小的单晶硅；2超大规模集成电路发展的概述；集成电路之所以获得如此迅速的发展，与数据处理系统；1.改进性能；在计算机中采用高密度的半导体集成电路是减少信号传；2.降低成本；用Lsl替换 超大规模集成电路的设计发展趋势 摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。 关键字：超大规模集成电路发展趋势 SOC IP复用技术 1 引言 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。近廿多年来，半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。 2 超大规模集成电路发展的概述 集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率，增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。 1.改进性能 在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。也就是说，组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话，必须提高组装密度4倍。从 ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目
集成电路测试技术的发展与现状 集成电路的复杂性在日益增加，自从芯片系统(SOC)实现之后，各种知识产权(IP)模块大量集成在同一芯片内，包括逻辑电路、存储器、模/数和数/模转换器、射频前端等等。它们的功能互不相同，测量用的算法、定时周期、时序、供电电压都有很大差异，给自动测试系统带来新的挑战。集成度增加和功能多样的SOC在消费量最大的产品中，如移动通信手机、微控制器、监视器、游戏机等中广泛使用，销售量攀升的同时价格不断地下降，但测试费用却居高不下。超大规模集成电路不但构造精细、集成度高，而且是经过许多道工序流程制作而成的，难免存在着缺陷导致其不能正常工作。因此，超大规模集成电路的测试对生产厂商和用户都具有重要意义。 目前的测试方法种类很多，各种测试方法均针对一定特性的故障。研究发现，要证明所设计的芯片的正确性，在不同设计和生产阶段中才去的不同测试所花费的代价有非常大的差别，甚至可以达到几个数量级的差距，其示意图如图1。从测试增长代价图可以看出，如果在设计阶段就多体现些主动性，就会极大的降低测试的难度和工作量，并能最大程度的改变测试仅仅将作为附属过程的被动性。 测试的基本原理是：将被测试的电路放在测试仪器上，测试设备根据需要产生一系列测试矢量信号，加到输入端，将得到的测试输出与预期输出进行比较，如果两者相等，表明测试通过。反之，则不通过. 在芯片设计及流片生产的各个阶段，经常需要测试来对得到的阶段性结果进行校验。 在芯片设计过程中，需要进行针对电路设计的测试，及模拟各种输入激励情况下电路的输出响应情况，还有各种参数值的范围，设计过程所依据的是迷你软件及工艺厂家后，厂家在流片的各个主要步骤完成后也会进行测试，其目的除了进一步验证设计的正确性，还要测试生产过程中出现的各种不确定因素带来的影响。而生产阶段又包括样片和大批量生产两种，每种生产阶段都需要具备这些测试环节。 测试结果的可靠性取决于测试信号的正确性和完整性。对于一个具有n个输入并且在电路内具有m个寄存器的电路，最多有2n+m个测试矢量。很明显,当电路规模很大时，测试码的数目将过于庞大，使得测试变得不可能进行。在测试一个复杂系统时需要考虑下面3个问题： (1)测试能否确保检测到所有的故障； (2)测试的产生时间在整个集成电路的开发过程中是否是经济的； (3)测试的执行时间在整个集成电路的开发过程中是否是经济的。 就模拟电路的测试而言，一般分为以下两类测试： 第一类是直流特性测试，主要包括端子电压特性、端子电流特性等； 第二类是交流特性测试，这些交流特性和该电路完成的特定功能密切有关，比如一块音频功放电路，其增益指标、输出功率、失真指标等都是很重要的参数；色处理电路中色解码部分的色差信号输出，色相位等参数也是很重要的交流测试项. 对超大规模集成电路的测试方法从20世纪60年代开始得到研究。由于输入信号复制上的连续性，模拟及混合信号电路的功能和性能之间无法很好的割裂开，尤其是电路性能包括很多方面，测试时必须同时通过这些检验才能保证电路的正
1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？ 答：（1）热氧化工艺：包括干氧化法和湿氧化法； （2）扩散工艺：包括扩散法和离子注入法； （3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD法； 物理淀积方法：1 溅射法；2 真空蒸发法 （4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影； 6 后烘干； 7 腐蚀； 8 去胶。 2、简述光刻工艺过程及作用。 答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀； （2）预烘干：以便除去光刻胶中的溶剂； （3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准； （4）曝光：使光刻胶获得与掩模图形相同的感光图片； （5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉； （6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性； （7）腐蚀：以复制在光刻胶上图形作为掩膜，对下层材料进行腐蚀，将图形复制到下层材料中； （8）去胶：除去光刻胶。 3、说明MOS晶体管的工作原理 答：MOS晶体管有四种工作状态： （1）截止状态：即源漏之间不加电压时，沟道各电场强度相等，沟道厚度均匀，S、D之间没有电流I ds=0； （2）线性工作状态：漏源之间加电压Vds时，漏端接正，源端接负，沟道厚度不再均匀，在D端电位升为V d，栅漏极电位差为
Vgs-Vtn，电场强度变弱，反型层变薄，并在沟道上产生由D到S的电场E ds，使得多数载 流子由S端流向D端形成电流I ds，它与V ds变化呈线性关 系：I ds=βn[(V gs-V tn)-V ds/2]V ds （3）饱和工作状态：Vs继续增大到V gs-V tn时，D端栅极与衬底不足以形成反型层，出现沟道夹断，电子运动到夹断点V gs-V ds=V tn时，便进入耗尽区，在漂移作用下， 电子被漏极高电位吸引过去，便形成饱和电流，沟道夹断后，（V gs-V tn）不变，I ds也不 变，即MOS工作进入饱和状态，I ds=V gs-V tn/R c （4）击穿状态：当Vds增加到一定极限时，由于电压过高，晶体管D端得PN结发生雪崩击穿，电流急剧增加，晶体管不能正常工作。 4、MOS反相器有哪些种类？说明每种反相器的特性。 答：（1）电阻负载反相器（E/R）：该电路在集成电路中很少用，在分离原件中常用； （2）增强型负载反相器（E/E）：这种反相器的漏端始终处于夹断状态； （3）耗尽型负载反相器（E/D）：有较高的输出电平和较快的上升速度，其翻转时间短，电路工作速度快，是目前最常用的反相器；（4）CMOS反相器：1 静态功耗低；2 抗干扰能力强；3 电源利用率低；4 输入阻抗多，负载能力强。 5、简述Latch-up效应的产生原理及防治办法 答：产生原理：用CMOS晶体管的说明闸流效应 （1）在P阱内有一个纵向的NPN管，在P阱外有一个横向的NPN管，两个晶体管的集电极各驱动另一个晶体管的基极，构成正反馈回路； （2）P阱中纵向NPN管的电流放大倍数约为50到几百，P阱外的横向PNP管的电流放大倍数约为0.5到10； （3）R w和R s为基极的寄生电阻，阱电阻Rw的典型值为1K--10K欧姆，衬底电阻R s的典型值为500--700欧姆。 如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大，在外部噪声的影响下，很容易使输出端V o瞬间置于V ss之下约为0.7V，使得N+漏区（也有可能是N+]源区）向P
超大规模集成电路 课程总结 姓名：王可可 学号：2016170819 专业：集成电路工程 导师：易茂祥 2016年10月16日
目录 简介 (3) 1、VLSI测试与可测试性设计 (4) 1.1 VLSI测试的重要性 (4) 1.2 测试与设计 (5) 2、FPGA研究 (6) 2.1 FPGA介绍 (6) 2.2 相关的FPGA研究 (6) 2.2.1加速机理 (6) 2.2.2 PUF (7) 3、3D芯片测试 (7) 3.1 3D芯片介绍 (7) 3.2 3D芯片测试 (8) 4、总结 (9)
简介 英文名称：A circuit containing one hundred thousand to one million electronic units on a chip.简称：“VLSI电路”。指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。 集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。 集成电路按集成度高低的不同可分为： (1)SSI小规模集成电路(Small Scale Integrated circuits) (2)MSI中规模集成电路(Medium Scale Integrated circuits) (3)LSI大规模集成电路(Large Scale Integrated circuits) (4)VLSL超大规模集成电路(very large scale intergrated circuits ULSI) （5）GSI巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(Giga Scale Integration)。
超大规模集成电路的设计发展趋势 摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。 关键字：超大规模集成电路发展趋势SOC IP复用技术 1 引言 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。近廿多年来，半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。 2超大规模集成电路发展的概述 集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率，增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。 1.改进性能 在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。也就是说，组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话，必须提高组装密度4倍。从ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目前，一个双极随机逻辑的VLsl，每片已包含有5。。O个门电路。若芯片的最大面积为50平方毫米的话，封装密度已达每平方毫米100个门的密度。据估计，今后几年内，在继续加大芯片面积，减小尺寸的惰况下，密度可提高到每片包含门的数量达一万个以上，如图].1.2所示。
附件4 项目申报书格式 受理编号： 密级：□公开□秘密□机密□绝密 国家科技重大专项项目（课题）可行性研究 报告 (申报书) （参考格式） 专项名称： 项目（课题）名称： 项目（课题）责任单位： 项目（课题）组长： 项目（课题）年限：20 年月至20 年月填报日期： 20 年月日
中华人民共和国科学技术部制 二〇年月 填写说明 为建立统一、规范的重大专项信息管理制度，加强重大专项信息的管理，特设计《国家科技重大专项项目（课题）可行性研究报告（申报书）》格式和填写要求。 一、请严格按照表中要求填写各项。 二、项目（课题）可行性研究报告只能由法人提出，可以由一家单位组织，也可以由多家单位联合组织，牵头单位为项目（课题）组织实施的责任单位。每个项目（课题）只能有一家责任单位和一个组长。项目（课题）组长由项目（课题）责任单位指定。 三、项目（课题）可行性研究报告由项目（课题）责任单位编写，并报专项实施管理办公室汇总； 四、项目（课题）可行性研究报告中第一次出现外文名词时，要写清全称和缩写，再出现同一词时可以使用缩写。 五、组织机构代码是指项目（课题）责任单位组织机构代码证上的标识代码，它是由全国组织机构代码管理中心所赋予的唯一法人标识代码。 六、编写人员应客观、真实地填报报告材料，尊重他人知识产权，遵守国家有关知识产权法规。在项目（课题）可行性研究报告中引用他人研究成果时，必须以脚注或其他方式注明出处，引用目的应是介绍、评论与自己的研究相关的成果或说明与自己的研究相关的技术问
题。对于伪造、篡改科学数据，抄袭他人著作、论文或者剽窃他人科研成果等科研不端行为，一经查实，将记入信用记录。 七、此表可在科技部网站下载。 八、此表为重大专项项目（课题）可行性研究报告的基本信息，各重大专项实施管理办公室可根据自身的特点，适当增加相应的内容。
附件1 “极大规模集成电路制造装备及成套工艺” 国家科技重大专项 2013年度课题申报指南 二○一二年五月
1.项目任务：22/20nm先导产品工艺开发 项目编号：2013ZX02302 项目类别：工艺研发与产业化 项目目标：基于专项“十一五”支持的22纳米关键工艺项目的成果与进展，进入12英寸生产线上开发22/20nm低功耗先导产品工艺。（1）实现2-3种引导产品的成功开发，良率达到50%以上，集成度达到4×109 /cm2；（2）研发关键设备和材料（刻蚀机、ALD、颗粒检测等）并在工艺研发中得到应用和集成;（3）研究开发新结构器件模块、高k/金属栅工艺模块、源漏工艺模块及STI模块，低温选择性SiGe外延技术、浸没式双曝光、超低k（<2.5）材料相关工艺；（4）完成整个工艺模块的集成和模型开发；（5）联合设计用户共同开展研发，建立完整的设计单元库、模型参数库和IP库，形成完善的产品设计服务体系；（6）完成可制造性设计解决方案；（7）完成针对 22/20nm产品工艺技术的知识产权分析，建立知识产权共享机制。2014年先导产品流片成功，可实现成套工艺的产业化转移及引导产品的生产，能够提供后续的工艺支持与服务，保障终端用户量产规模的持续提升。 项目承担单位要求：主承担单位要求是大型的集成电路制造企业，联合十一五“22nm关键工艺先导研究”的产学研联合体及专项先导技术研发中心共同承担。 组织实施方式：公开发布指南 资金来源：中央：地方：企业=1:0.5:0.5 执行期限：2013-2014
2.项目任务：16/14nm关键工艺研究 项目编号：2013ZX02303 项目类别：工艺研发与产业化 项目目标：在专项“十一五”22nm关键工艺项目研发成果的基础上，开展16/14nm及以下技术代集成电路的关键核心技术研究，取得自主知识产权。（1）研究面向16/14nm及以下技术代的新型器件结构及相关模型，如TFET、FinFET、SGT、GAA等；（2）研究关键工艺技术，如刻蚀工艺及硅表面处理、离子注入、阈值电压调整、超薄栅介质与金属栅等；（3）研究新型互连结构和互连工艺；（4）研究新概念的有产业化前景的新型存储器；（5）研究实现16/14nm技术节点的光刻技术途径；（6）研究设计与工艺的协同实现技术；（7）针对16/14nm及以下先导工艺技术的知识产权及技术发展战略开展分析研究，建立知识产权共享机制；（8）同步支持16/14nm装备和材料的研发和应用，促进先进装备、材料与工艺的协同创新。（9）整合现有资源，筹建国家集成电路先导技术研发中心。 项目承担单位要求：主承担单位要求是“十一五”22nm关键工艺研发的参与单位，组织产学研联盟联合承担项目。 组织实施方式：公开发布指南 资金来源：中央：地方=1:0.5 执行期限：2013-2015 3.项目任务：智能电视关键芯片与高性能处理器的制造和核心IP 库开发及产业化 项目编号：2013ZX02304