第四章作业答案
解释概念：主存、辅存，Cache, RAM, SRAM, DRAM, ROM, PROM ,EPROM ,EEPROM CDROM, Flash Memory.
解：1主存：主存又称为内存，直接与CPU交换信息。
2辅存：辅存可作为主存的后备存储器，不直接与CPU交换信息，容量比主存大，速度比主存慢。
3 Cache: Cache缓存是为了解决主存和CPU的速度匹配、提高访存速度的一种存储器。它设在主存和CPU之间，速度比主存快，容量比主存小，存放CPU最近期要用的信息。
4 RAM; RAM是随机存取存储器，在程序的执行过程中既可读出信息又可写入信息。
5 SRAM: 是静态RAM，属于随机存取存储器，在程序的执行过程中既可读出信息又可写入信息。靠触发器原理存储信息，只要不掉电，信息就不会丢失。
6 DRAM 是动态RAM，属于随机存取存储器，在程序的执行过程中既可读出信息又可写入信息。靠电容存储电荷原理存储信息，即使电源不掉电，由于电容要放电，信息就会丢失，故需再生。
7 ROM: 是只读存储器，在程序执行过程中只能读出信息，不能写入信息。
8 PROM: 是可一次性编程的只读存储器。
9 EPROM 是可擦洗的只读存储器，可多次编程。
10 EEPROM: 即电可改写型只读存储器，可多次编程。
11 CDROM 即只读型光盘存储器。
12 Flash Memory 即可擦写、非易失性的存储器。
存储器的层次结构主要体现在什么地方为什么要分这些层次计算机如何管理这些层次
答：存储器的层次结构主要体现在Cache—主存和主存—辅存这两个存储层次上。
Cache—主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU 访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存—辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。
主存与Cache之间的信息调度功能全部由硬件自动完成。而主存—辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。
，按字编址其寻址范围是多少若主存以字节编64KB位，其存储容量是32某机字长为6. 4.
址，试画出主存字地址和字节地址的分配情况。时，解：存储容量是64KB
64KB.(1)按字节编址的寻址范围就是字= 64K×8 / 32=16K (2)按字寻址范围
按字节编址时的主存地址分配图如下：
字节地址字地址
31200
47456
……16K
65528
65532
讨论：位，即地址编码范围仍、在按字节编址的前提下，按字寻址时，地址的位数仍为161空间为16K字，字地址不连续。(为0~64K-1，但字数)字寻址的单位为：字，不是B（字节）2、
RAM。. 试比较静态RAM和动态RAM的比较见下表：答：静态RAM和动态SRAM DRAM特性电容触发器存储信息
是非破坏性读出
需要不要需要刷新分两次送送行列地址同时送慢快运行速度高集成度低小大发热量
低存储成本高
低功耗高低可靠性高不方便使用方便可用性适用场合大容量主存高速小容量存储器
. 什么叫刷新为什么要刷新说明刷新有几种方法。DRAM定期进行的全部重写过程；解：刷新——对所存信息的衰减需要及时补充，因此安排因电容泄漏而引起的DRAM 刷新原因——了定期刷新操作；——集中式、分散式、异步式。常用的刷新方法有三种集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新；
CPU访存死时间；分散式：在每个读/写周期之后插入一个刷新周期，无
异步式：是集中式和分散式的折中。
。形式，存取周期为μsRAM芯片，其内部结构排列成256×256. 一个8K×8位的动态试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少注：该题题意不太明确。实际上，只有异步刷新需要计算刷新间隔。，则DRAM的刷新最大间隔时间为2ms 解：设刷新一行。即：每μs 异步刷新的刷新间隔=2ms/256行= =μs
行=μs=μs 集中刷新时，刷新最晚启动时间=μs×256即：每μs刷新一行。集中刷新启动后刷新间隔= μs
=μs×256 =μs 集中刷新的死时间
s刷新一行。=μs×2 =μs 分散刷新的刷新间隔即：每μ内可重复刷2ms =μs 则分散刷新时，行分散刷新一遍的时间=μs×2×256=2ms/ μs ≈39遍新遍数
芯片组成模块板结构的存储器，RAM8位微型机地址码为18位，若使用4K×4位的. 某试问：）该机所允许的最大主存空间是多少（12 （）若每个模块板为32K×8位，共需几个模块板
（3）每个模块板内共有几片RAM芯片
（4）共有多少片RAM
CPU如何选择各模块板（5）
解：
18；位（或8256KB（1）2）= 256K，则该机所允许的最大主存空间是256K××8 / 32K8 = 8块；（2）模块板总数= 256K× 2 = 16片；×8位/ 4K×4位= 8 ×（3）板内片数= 32K片；
4 （）总片数= 16片×8 = 128
位地址译码选片。地址格式分配如CPU （5）通过最高3位地址译码选板，次高3
下：12 11 14 017 15 3
3 12
设CPU共有16根地址线，8根数据线，并用/MREQ（低电平有效）作访存控制信号，R/-W作读/写命令信号（高电平为读，低电平为写）。现有这些存储芯片：
ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。
试从上述规格中选用合适的芯片，画出CPU和存储芯片的连接图。要求如下：（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；
（2）指出选用的存储芯片类型及数量；
（3）详细画出片选逻辑。
解：
（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；
（2）指出选用的存储芯片类型及数量；
（3）详细画出片选逻辑。
解：（1）地址空间分配图：
系统程序区（ROM共4KB）：0000H-0FFFH
用户程序区（RAM共12KB）：4096--------------------16383 （D）
1，0000，0000，0000-11，1111，1111，1111（B）
1000H----3FFFH。（）
（2）：ROM：4K ×4位：2片；(位扩展)
RAM：4K ×8位：3片；（字扩展）
选片：ROM：选择4K×4位芯片2片，位并联RAM：选择4K×8位芯片3片，字串联(RAM1
地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH, RAM3地址范围为:3000H-3FFFH)
A1A1AAAAAAAAAA1CPU和存储器连接逻辑图及片选逻辑如下图(1)所示：
CS图（1）
））！G1A15 接/G2A, / MREQ接/G2B，接高电平（VCC（注：修改
1111对应的汉明码。（配偶原则）1101. 写出1100、、1110、位，假设有效信息用b4b3b2b1表示解：有效信息均为n=4k>=n+k+1位，校验位位数k=3（2）位，即：c1c2b4c4b3b2b1设校验位分别为c1、c2、c4，则汉明码共4+3=7位校验位在汉明码中分别处于第1、2、4b1c1=b4⊕b3⊕c2=b4⊕b2⊕b1c4=b3⊕b2⊕b11100时，c1c2c4=011,0111100。汉明码为当有效信息为。汉明码为时，c1c2c4=100,1010101当有效信息为1101汉明码为c1c2c4=000,0010110。当有效信息为1110时，1111111。汉明码为当有效信息为1111时，c1c2c4=111,
，1100001、. 已知收到的汉明码（按配偶原则配置）为11001001100111、1100000、检查上述代码是否出错第几位出错解：假设接收到的汉明码为：c1c2b4c4b3b2b1纠错过程如下：⊕⊕b1b4⊕b3P1=c1b2⊕b1b4P2=c2⊕⊕b1b3P4=c4⊕⊕b2⊕）出错，位（，说明代码有错，第
p4p2p1=1106b2，则如果收到的汉明码为1100100有效信息为：0110）出错，b1位（7，说明代码有错，第p4p2p1=111，则1100111如果收到的汉明码为
有效信息为：0110
如果收到的汉明码为1100000，则p4p2p1=011，说明代码有错，第3位（b4）出错，有效信息为：1000
如果收到的汉明码为1100001，则p4p2p1=100，说明代码有错，第4位（c4）出错，有效信息为：0001
已知接收到下列汉明码，分别写出它们所对应的欲传送的代码。
（1）1100000（按偶性配置）
（4）0011001（按奇性配置）
解：
（1）1100000（按配偶性）
注意：按偶配置，检测时，Pi=0 正确，代表本小组(gi)的1的个数为偶数。
Pi=1 错误
如果收到的汉明码为1100000，
则p4p2p1=011，说明代码有错，第3位（b4）出错，有效信息为：1000
（4）0011001（按奇配置）
则：p4p2p1=000
注意：按奇配置，检测时，Pi=0 错误，代表本小组(gi)的1的个数不为奇数个1
Pi=1 正确代表本小组(gi)的1的个数为奇数个1（正确）为了定位，可取反p4p2p1=/0/0/0=111 即第7位出错，有效信息为：1000
什么是程序访问的局部性存储系统中哪一级采用了程序访问的局部性原理。
答：局部性访问原理是指程序执行时对存储器的访问是不均匀的，这是由于指令和数据在主存的地址分布不是随机的，而是相对的集中（簇聚）。
存储系统的缓存----主存级和主存-----辅存级都用到程序访问的局部性原理。对缓存---主存级而言，把CPU最近期执行的程序放在容量较小，速度较高的缓存中。对主存---辅存级而言，把程序中访问频度高，比较活跃的部分放在主存中，这样既提高了访存的速度又扩大了存储器的容量。
计算机中Cache的作用是什么能不能把Cache扩大，最后取代主存，WHY
答：Cache的作用是提高访存速度。当Cache容量达到一定值时，命中率不因容量的增大而明显提高，而且Cache成本价高，所以不能取代主存。
（补充）. Cache做在CPU芯片内有什么好处将指令Cache和数据Cache分开又有什么好处
答：Cache做在CPU芯片内主要有下面几个好处：
1）可提高外部总线的利用率。因为Cache在CPU芯片内，CPU访问Cache时不必占用外部总线。2）Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，增强了系统的整体效率。
3）可提高存取速度。因为Cache与CPU之间的数据通路大大缩短,故存取速度得以提高。
将指令Cache和数据Cache分开有如下好处：
1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。
2）指令Cache可用ROM实现，以提高指令存取的可靠性。
3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位）。
. 设主存容量为256K字，Cache容量为2K字，块长为4。
（1）设计Cache地址格式，Cache中可装入多少块数据
（2）在直接映射方式下，设计主存地址格式。
（3）在四路组相联映射方式下，设计主存地址格式。
（4）在全相联映射方式下，设计主存地址格式。
（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。解：
11 字（Cache字=2地址11位）（1）Cache 容量2K2 字4=2 块长4字11 29块=2 /2块长Cached包含的块数= Cache 容量/ =2
Cache字块地址字块内地址
29
（2）在直接映射方式下，设计主存地址格式
18 字（主存容量256K字=2 主存地址18位）
18216块2=2/2主存包含的块数：
主存字块标记=主存地址长度- Cache地址长度=18-11=7 位
主存字块标记Cache字块地址字块内地址
297
）在四路组相联映射方式下，设计主存地址格式（32 =2 ) 块四路组相联=>每组4=>r=2 (4块792Cache/ = 2 =>q=7 （组地址需要可分的组数= 227位））=18-7-2=9 位b-- =主存字块标记主存地址长度组地址长度字块内地址
（
主存字块标记字块内地址组地址279．
（4）在全相联映射方式下，设计主存地址格式：
主存字块标记=主存地址长度-字块内地址（b）=18-2=16 位
主存字块标记字块内地址
216
同理：若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。11 13（Cache地址132K字=2位）*32/8=2Cache 容量
每个块容量=4*32/8=16字节（块内地址需4位）
9 块4字=2Cache包含的块数：2K字/
Cache字块地址字块内地址
49
（1）在直接映射方式下，设计主存地址格式
18 18 20字节（主存字节地址20字= 2位）*32/8=2=2主存容量256K字
每个块容量=4*32/8=16字节（块内地址需4位）
18216块2主存包含的块数：2=2/主存字块标记=主存地址长度- Cache地址长度=20-4-9=7 位
主存字块标记Cache字块地址字块内地址
497
（2）在四路组相联映射方式下，设计主存地址格式
2 =2块)块=>r=2 (44 四路组相联=>每组927 =>q=7 （组地址需要7/2位）= 2Cache 可分的组数= 2
主存字块标记=主存地址长度-组地址长度-字块内地址（b）=20-7-4=9 位
主存字块标记组地址字块内地址
479