VHDL实验报告
一、实验目的
1、掌握蜂鸣器的使用；
2、通过复杂实验，进一步加深对VHDL语言的掌握程度。
二、实验原理
乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。
乐曲的12平均率规定：每2个八度音(如简谱中的中音1与高音1)之间的频率相差1倍。在2个八度音之间，又可分为12个半音。另外，音符A(简谱中的低音6)的频率为440Hz，音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音l至高音1之间每个音符的频率，如表2.1所示。
音名频率/Hz音名频率/Hz音名频率/Hz
低音1261.6 中音1523.3 高音11045.5
低音2293.7 中音2587.3 高音21174.7
低音3329.6 中音3659.3 高音31318.5
低音4349.2 中音4698.5 高音41391.1
低音5392 中音5784 高音51568
低音6440 中音6880 高音61760
低音7493.9 中音7987.8 高音71975.5
表2.1 简谱音名与频率的对应关系
产生各音符所需的频率可用一分频器实现，由于各音符对应的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低，则由于分频系数过小，四舍五入取整后的误差较大；若时钟频率过高，虽然误差变小，但分频数将变大。实际的设计应综合考虑两方面的因素，在尽量减小频率误差的前提下取合适的时钟频率。实际上，只要各个音符间的相对频率关系不变，演奏出的乐曲听起来都不会走调。
音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此，要控制音符的音长，就必须知道乐曲的速度和每个音符所对应的节拍数，本例所演奏的乐曲的最短的音符为四分音符，如果将全音符的持续时间设为1s的话，那么一拍所应该持续的时间为0.25秒，则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。
本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器输出的波形是脉宽极窄的脉冲波，为了更好的驱动蜂鸣器发声，在到达蜂鸣器之前需要均衡占空比，从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频，频率变为原来的二分之一即0.5MHZ。
因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为523．3Hz ，它的分频系数应该为：
6
0.3750.37510716523.3523.3
MHZ ?==
至于其他音符，同样可由上式求出对应的分频系数，这样利用程序可以很轻松地得到相
应的乐声。
音名 频率/Hz 分频系数 音名 频率/Hz 分频系数
低音1 261.6 1911 高音1 1045.5 478 低音2 293.7 1702 高音2 1174.7 425 低音3 329.6 1517 高音3 1318.5 379 低音4 349.2 1431 高音4 1391.1 359 低音5 392 1276 高音5 1568 319 低音6 440 1136 高音6 1760 284 低音7 493.9 1014 高音7 1975.5 253 中音1 523.3 956 中音2
587.3 851 中音3 659.3 758 中音4 698.5 716 中音5 784 638 中音6 880 568 中音7 987.8 506
表2.2 各音名对应的分频系数
至于音长的控制，在自动演奏模块，每个乐曲的音符是按地址存放的，播放乐曲时按4HZ 的时钟频率依次读取简谱，每个音符持续时间为0.25秒。如果乐谱中某个音符为三拍音长，那又该如何控制呢？其实只要在3个连续地址存放该音符，这时就会发三个0.25秒的音长，即持续了三拍的时间，通过这样一个简单的操作就可以控制音长了。
三、实验步骤
1、设置端口 1）输入端口
CLK ：40MHZ 系统时钟输入端口。 2）输出端口
device ：乐曲的声音输出端口，输出的是对应各音符频率的方波信号。 2、设置模块 1）自动演奏模块
自动演奏模块可以自动播放电子琴内置乐曲，按节拍读取内置乐谱。将键盘输入的音符信号输出。因此，本模块是向Tone 模块提供音符信息。
首先，对40MHz 系统时钟进行10M 的分频，得到4Hz 的信号，这样一秒中就可以按
照四拍进行。然后依照此频率进行地址累计。
2）音频发生器模块
根据自动演奏模块的信号输出，不同的信号被翻译为不同的频率。
3）蜂鸣器驱动模块
根据音频发生器发出音频的不同，蜂鸣器得到的驱动也不同。首先，对系统时钟进行40分频，再对1mhz的脉冲再次分频，得到所需要的音符频率，然后再进行2分频。
四、实验代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity tone is
port(
index: in std_logic_vector(15 downto 0); --音符输入信号
tone0: out integer range 0 to 2047 --音符的分频系数
);
end tone;
architecture behavioral of tone is
begin
search :process(index) --此进程完成音符到音符的分频系数译码，音符的显示，高低音
阶
begin
case index is
when "0000000000000001" => tone0<=1433;
when "0000000000000010" => tone0<=1277;
when "0000000000000100" => tone0<=1138;
when "0000000000001000" => tone0<=1074;
when "0000000000010000" => tone0<=960;
when "0000000000100000" => tone0<=853;
when "0000000001000000" => tone0<=759;
when "0000000010000000" => tone0<=716;
when "0000000100000000" => tone0<=358;
when "0000001000000000" => tone0<=319;
when "0000010000000000" => tone0<=284;
when "0000100000000000" => tone0<=268;
when "0001000000000000" => tone0<=239;
when "0010000000000000" => tone0<=213;
when "0100000000000000" => tone0<=190;
when "1000000000000000" => tone0<=638;
when others => tone0<=0;
end case;
end process;
end behavioral;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity speaker is
port(
clk1: in std_logic; --系统时钟12mhz
tone1: in integer range 0 to 2047; --音符分频系数
spks: out std_logic --驱动扬声器的音频信号);
end speaker;
architecture behavioral of speaker is
signal preclk, fullspks:std_logic;
begin
p1:process(clk1)--此进程对系统时钟进行16分频
variable count: integer range 0 to 16;
begin
if clk1'event and clk1='1' then count:=count+1;
if count=8 then
preclk<='1';
elsif count=16 then
preclk<='0';
count:=0;
end if;
end if;
end process p1;
p2:process(preclk,tone1)--对0.75mhz的脉冲再次分频，得到所需要的音符频率variable count11:integer range 0 to 2047;
begin
if preclk'event and preclk='1' then
if count11 count11:=count11+1; fullspks<='1'; else count11:=0; fullspks<='0'; end if; end if; end process p2; p3:process(fullspks)--此进程对fullspks进行2分频 variable count2: std_logic:='0'; begin if fullspks'event and fullspks='1' then count2:=not count2; if count2='1' then spks<='1'; else spks<='0'; end if; end if; end process p3; end behavioral; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity laohu is port( clk: in std_logic;--系统时钟；键盘输入/自动演奏 tone_key_0: buffer std_logic_vector(15 downto 0)--音符信号输出 ); end laohu; architecture behavioral of laohu is signal count0:integer range 0 to 31;--change signal clk2:std_logic; begin p1:process(clk) --对12mhz系统时钟进行3m的分频，得到4hz的信号clk2 variable count:integer range 0 to 3000000; begin if clk'event and clk='1' then count:=count+1; if count=1500000 then clk2<='1'; elsif count=3000000 then clk2<='0'; count:=0; end if; end if; end process p1; p2:process(clk2)--此进程完成自动演奏部分乐曲的地址累加 begin if clk2'event and clk2='1' then if count0=29 then count0<=0; else count0<=count0+1; end if; end if; end process p2; p3:process(count0,tone_key_0) begin case count0 is--此case语句：存储自动演奏部分的乐曲 when 0 => tone_key_0<=b"00000001_00000000"; --1 when 1 => tone_key_0<=b"00000010_00000000"; --2 when 2 => tone_key_0<=b"00000100_00000000"; --3 when 3 => tone_key_0<=b"00000001_00000000"; --1 when 4 => tone_key_0<=b"00000001_00000000"; --1 when 5 => tone_key_0<=b"00000010_00000000"; --2 when 6 => tone_key_0<=b"00000100_00000000"; --3 when 7 => tone_key_0<=b"00000001_00000000"; --1 when 8 => tone_key_0<=b"00000100_00000000"; --3 when 9 => tone_key_0<=b"00001000_00000000"; --4 when 10 => tone_key_0<=b"00010000_00000000"; --5 when 11 => tone_key_0<=b"00000100_00000000"; --3 when 12 => tone_key_0<=b"00001000_00000000"; --4 when 13 => tone_key_0<=b"00010000_00000000"; --5 when 14 => tone_key_0<=b"00010000_00000000"; --5 when 15 => tone_key_0<=b"00100000_00000000"; --6 when 16 => tone_key_0<=b"00010000_00000000"; --5 when 17 => tone_key_0<=b"00001000_00000000"; --4 when 18 => tone_key_0<=b"00000100_00000000"; --3 when 19 => tone_key_0<=b"00000001_00000000"; --1 when 20 => tone_key_0<=b"00010000_00000000"; --5 when 21 => tone_key_0<=b"00100000_00000000"; --6 when 22 => tone_key_0<=b"00010000_00000000"; --5 when 23 => tone_key_0<=b"00001000_00000000"; --4 when 24 => tone_key_0<=b"00000100_00000000"; --3 when 25 => tone_key_0<=b"00000001_00000000"; --1 when 26 => tone_key_0<=b"00000100_00000000"; --3 when 27 => tone_key_0<=b"00000000_00100000"; --di6 when 28 => tone_key_0<=b"00000001_00000000"; --1 when others => null; end case; end process p3; end behavioral; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity beep0 is port( clk:in std_logic; device:out std_logic ); end beep0; architecture behavioral of beep0 is component laohu is port( clk: in std_logic;--系统时钟；键盘输入/自动演奏 tone_key_0: out std_logic_vector(15 downto 0)--音符信号输出); end component; component tone is port( index: in std_logic_vector(15 downto 0);--音符输入信号 tone0: out integer range 0 to 2047--音符的分频系数 ); end component; component speaker is port( clk1: in std_logic;--系统时钟12mhz tone1: in integer range 0 to 2047; --音符分频系数 spks: out std_logic--驱动扬声器的音频信号 ); end component; signal mid:std_logic_vector(15 downto 0); signal tones:integer; begin u0:laohu port map(clk,mid); u1:tone port map(mid,tones); u2:speaker port map(clk,tones,device); end behavioral; 五、实验结果及其分析 频率折算中，由于频率计数3不能是小数，采用了四舍五入的方法，所以得到的频率并不是十分精确的，但是不会影响结果。 乐曲按照每秒钟四拍进行，循环地从事先编好的代码中翻译出频率来，所以能听到完整的乐曲。 《创新实验》实验报告 —基于VHDL的编程和硬件实现 一、实验目的 1.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 2.掌握软件Xilinx ISE 10.1的使用； 3.熟悉SDZ-6电子技术实验箱的使用； 4.了解节拍脉冲发生器等基本电路的实现； 5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。 二、实验内容 1.Xilinx ISE 10.1软件的使用； 2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现 三、实验器材 1、PC机 2、SDZ-6电子技术实验箱 3、正负5V电源 4、I/O接口线 四、软件的使用 在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。 安装完成之后就可以使用这个软件编写相应的VHDL的程序。 1.新建工程 File—>New Project 弹出下面的对话框 输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。 以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个VHDL的源文件。 在上图中，右击工程选择New Source ，弹出如下对话框。 在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。 该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。 3.编写和编译代码 将事先编好的代码复制到源文件里，然后保存文件。 选中左边的文件名，在窗体的左边出现如下编辑文档内容。 //同时利用两个定时器控制蜂鸣器发声,定时器0控制频率,定时器1控制同一个频率持续的时间，间隔300ms依次输出 1、"1 0、" // 50、" 100、" 200、" 400、"800HZ的方波 #include TL0=(65536-fre)%256; TH1=(65536-500)/256; TL1=(65536-500)%256; EA=1;//开总中断 ET0=1;//开定时器0中断 ET1=1; TR1=1; TR0=1;//启动定时器0 while (1) //等待中断产生{if(tt=a){tt=0; Waveout=~Waveout;}}}void timer0() interrupt 1//定时器0中断{TR0=0;//进中断后先把定时器0中断关闭，防止内部程序过多而造成中断丢失TH0=(65536-fre)/256; TL0=(65536-fre)%256; tt++;}void timer1() interrupt 3//定时器1中断用来产生300微秒时间定时{TH1=(65536-500)/256; TL1=(65536-500)%256; flag++; if(flag==6){flag=0; freq=Freq[i];}} “秒表测时”实验报告 一、实验任务 利用秒表对电脑主机主要元件装配作业进行测时，计算标准时间 二、实验目的 1、掌握秒表测时技术； 2、掌握标准时间的制定原理、方法、程序和步骤； 3、学会正确划分各测时单元及其计时点，并学会确定正确的宽放率； 4、掌握必要的软件工具。 三、实验原理 1、秒表测时的定义 2、秒表测时的用途 3、测时单元的划分 四、实验设备、仪器、工具及资料 1、电脑主机 2、计算机 3、装拆工具、笔、纸、记录表格 4、秒表、计算器 五、实验过程 1、实验分组，每四人一组，两人负责装配产品，两人负责观测记录 2、收集资料，实验准备，布置工作地 3、划分操作单元，确定计时点 4、测时 采用连续法记录时间研究，在现场记录时用铅笔填写秒表读数“W.R”，见附件：时间研究表（一）。计算基本时间“B.T”。 4、填写时间研究表（二），剔除异常值，用三倍标准法决定正常值范围（正常值范围在x±3σ内）。 5、决定宽放时间 取宽放率为：15%。宽放时间=正常时间×宽放率 6、计算标准时间：标准时间=平均操作时间×评比系数+宽放时间 六、整理时间研究表（一）和时间研究表（二） 时间研究表（一）（现场记录） 时间研究表（二）（统计表） 七、绘制管制界限图 对每一个操作单元进行异常值剔除，选取其中一个操作单元绘制其管制界限图 1、剔除异常值 （1）、操作单元1： n X X n i i ∑== 1 11（其中n=8） 计算得69.71=X n X X n i i ∑=-= 1 2 111)(σ 计算得=1σ 1.48 正常值为σ3±X 之内，即在（3.25，12.13）之间，所以操作单元1无异常值 （2）、操作单元2： n X X n i i ∑== 1 22（其中n=8） 计算得=2X 6.79 n X X n i i ∑=-= 1 2 222)(σ 计算得=2σ0.28 正常值为σ3±X 之内，即在（5.95，7.63）之间，所以操作单元2无异常值 （3）、操作单元3： n X X n i i ∑== 1 33（其中n=8） 计算得=3X 6.42 n X X n i i ∑=-= 1 2 333)(σ 计算得=3σ0.32 正常值为σ3±X 之内，即在（5.46，7.38）之间，所以操作单元3无异常值 （4）、操作单元4： n X X n i i ∑== 1 44（其中n=8） 计算得=4X 6.55 n X X n i i ∑=-= 1 2 444)(σ 计算得=4σ0.90 VHDL实验报告 60 庄炜旭实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 一．实验目的 学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术 1. 学习４位可逆计数器的设计 2. 学习４位可逆二进制代码－格雷码转换器设计 二．实验内容 设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。 [具体要求] 1.4位可逆计数器 a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁， 人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。（可 利用实验一） b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减 法计数器，同时使用LEDR17显示SW17的值。 c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时， 置“0000”，当为减法计数器时，置“1111”。 d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 2.4位可逆二进制代码――格雷码转换器 a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换， 置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0 为低位。 c)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 三．管脚设定 SW[0]PIN_N25 SW[1]PIN_N26 SW[2]PIN_P25 SW[3] PIN_AE14 SW[17] PIN_V2 LEDR[0] PIN_AE23 LEDR[1] PIN_AF23 LEDR[2] PIN_AB21 LEDR[3] PIN_AC22 LEDR[17] PIN_AD12 KEY[3] PIN_W26 #include } } void Play_Song(uint8 i)//蜂鸣器发声函数 { uint8 Temp1,Temp2; uint8 Addr; Count = 0; //中断计数器清0 Addr = i *3; while(1) { Temp1 = SONG[Addr++]; if (Temp1 == 0xFF) //休止符 { TR0 = 0; Delay_xMs(100); } else if (Temp1 == 0x00) //歌曲结束符 { return; } else { Temp2 = SONG[Addr++]; TR0 = 1; while(1) { Speak = ~Speak; Delay_xMs(Temp1); if(Temp2 == Count) { Count = 0; break; } } } } } void keyscan (void)//按键切换声音函数 { if(key1==0) { delay(10); 实验三：秒表实验报告 一、实验目的 1、了解74ls273的工作原理； 2、看懂8086工作的时序图，并且掌握8086总线的技术； 3. 通过此实验，熟悉protues7.9的基本操作和工作环境以及MASM32文件的建立与运行； 二、实验原理 用74ls273扩展IO口，通过片选信号和写信号奖数据总线上的值锁存在273中，同时在273的输出端口输出，当数据总线上的值撤销以后，由于74ls273能够锁存信号，所以273的输出端保持不变，直到下次有新的数据被锁存，通过按键可以控制数据的变化，cpu根据按键变化控制输出，通过总线就可以控制数码管的变化，显示出秒表的效果。 3、实验步骤 1、根据实验目的及内容在proteus画出电路图，如下图所示 2、画好电路图后用汇编软件，按要求写出实验代码，代码如下: .MODEL SMALL .8086 .stack .code .startup MOV DX,0200H LOOP0: MOV BL,SEC AND BX,000FH MOV SI,BX MOV AL,SITUATION[SI] MOV BL,SEC AND BX,00F0H MOV CL,4 SHR BX,CL MOV SI,BX MOV AH,SITUATION[SI] OUT DX,AX CALL DELAY MOV AL,SEC ADD AL,1 DAA MOV SEC,AL CMP SEC,60H JB LOOP0 MOV SEC,0 JMP LOOP0 DELAY PROC NEAR PUSH BX PUSH CX MOV BX,50 DEL1: MOV CX,5882 DEL2: LOOP DEL2 DEC BX JNZ DEL1 POP CX POP BX RET DELAY ENDP .data SEC DB 00H 电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx 摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表 目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14) 第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。 EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒 电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100"; 硬件描述语言期末实验报告 题目：硬件描述语言实现秒表功能 姓名xxxx 学号xxxxxxxxxx 年级专业xxxxxxxxxxxxx 指导教师xxxx 2012年6月20日 河北大学本科生VHDL硬件实验论文（设计） 硬件描述语言实现秒表功能 摘要 应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外整个秒表还需有一个启动信号，暂停信号和一个清零信号，以便秒表能随意停止及启动。 关键词：VHDL语言数字秒表时序仿真图 目录 一、实验目的 (1) 二、硬件要求 (1) 三、引脚说明 (1) 四、模块介绍 (2) 4.1.计数器（六、十进制） (2) 4.2.蜂鸣器 (2) 4.3.译码器 (3) 4.4.控制器 (4) 五、整体连接图 (5) 六、实验结果 (6) 七、实验总结 (6) 八、谢辞 (7) 九、附录 (7) 一实验目的 学习使用VHDL语言，以及EDA芯片的下载仿真。 二硬件要求 （1）主芯片EPF10K10LC84-4。 （2）蜂鸣器。 （3）8位八段扫描共阴极数码显示管。 （4）二个按键（暂停，开关）。 三引脚说明 3.1引脚设置 3.2信号说明 signal q:std_logic_vector(3 downto 0); --q是用于分频的信号。 signal state: std_logic_vector(3 downto 0); --state为状态信号，state为1时为暂停记录状态，为0时为正常显示计数状态。signal led: std_logic_vector(3 downto 0); --led为数码管扫描信号，通过对d1~d6的选择使数码管发光。 安徽科技学院机电与车辆工程学院 《电子电路课程综合实训》 验收材料 题目: 电子秒表 姓名(学号) 胡斌1609110208 李绪1609110214 王增龙1609110227 段鑫鹏 专业: 电气工程及其自动化 班级: 112班 指导教师：叶爱芹 2013 年 12 月 29日 目录 第一章单片机课程设计任务书 (1) 一、目的意义 (1) 二、设计时间、地点和班级 (1) 三、设计内容 (1) 四、参考电路图形 (2) 五、单片机的相关知识 (3) 第二章硬件设计 (5) 一、单片机简介 (5) 二、电源电路 (5) 三、晶振振荡电路 (5) 四、复位电路 (5) 五、显示电路 (6) 六、键盘电路 (6) 七、硬件主电路图设计 (7) 八、元件清单 (7) 第三章软件设计 (8) 一、软件设计概述 (8) 二、主程序流程图 (8) 三、程序中各函数设计 (8) 四、C语言主程序设计 (10) 第四章课程设计体会 (13) .. 五、单片机相关知识 本课题在选取单片机时，充分借鉴了许多成形产品使用单片机的经验，并根据自己的实际情况，选择了AT89C51。 AT89C51单片机采用40引脚的双列直插封装方式。图1.2为引脚排列图，40条引脚说明如下： 主电源引脚Vss和Vcc ①Vss接地 ②Vcc正常操作时为+5伏电源 外接晶振引脚XTAL1和XTAL2 ①XTAL1内部振荡电路反相放大器的输入端，是外接晶体的一个引脚。当采用外部振荡器时，此引脚接地。 ②XTAL2内部振荡电路反相放大器的输出端。是外接晶体的另一端。当采用外部振荡器时，此引脚接外部振荡源。 图1.2 AT89C51单片机引脚图 控制或与其它电源复用引脚RST/VPD，ALE/PROG，PSEN和EA/Vpp ①RST/VPD 当振荡器运行时，在此引脚上出现两个机器周期的高电平（由低到高跳变），将使单片机复位在Vcc掉电期间，此引脚可接上备用电源，由VPD向内部提供备用电源，以保持内部RAM中的数据。 ②ALE/PROG正常操作时为ALE功能（允许地址锁存）提供把地址的低 字节锁存到外部锁存器，ALE 引脚以不变的频率（振荡器频率的1/6）周期性地发出正脉冲信号。因此，它可用作对外输出的时钟，或用于定时目的。但要注意，每当访问外部数据存储器时，将跳过一个ALE脉冲，ALE 端可以驱动（吸收或输出电流）八个LSTTL电路。对于EPROM型单片机，在EPROM编程期间， 此引脚接收编程脉冲（PROG功能） 专用集成电路实验报告 13050Z01 1305024237 刘德文 实验一开发平台软件安装与认知实验 实验内容 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计 电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0)); end ls74138; architecture Behavioral of ls74138 is begin process(g1,g2,inp) begin if((g1 and g2)='1') then case inp is when "000"=>y<="00000001"; when "001"=>y<="00000010"; #include Count = 0; // 中断计数器清 0 Addr = i *3; while(1) { Temp1 = SONG[Addr++]; if (Temp1 == 0xFF) //休止符 { TR0 = 0; Delay_xMs(100); } else if (Temp1 == 0x00) //歌曲结束符 { return; } else { Temp2 = SONG[Addr++]; TR0 = 1; while(1) { Speak = ~Speak; Delay_xMs(Temp1); if(Temp2 == Count) { Count = 0; break; } } } } }void keyscan (void)// 按键切换声音函数{ if(key1==0) { delay(10); if(key1==0) { 实 验 报 告 系别 信工系 专业 班级 姓名 学号 简易秒表设计 实验目的： 1、 熟悉Keil C51软件的使用方法及proteus 仿真软件的使用； 2、 综合运用所学的理论知识（数码管、按键），通过实践加强对所学知识的理解，具备设计单片机应用系统的能力。 3、 通过本次试验，增强自己的动手能力。认识单片机在日常生活中的应用的广泛性，实用性。 设计要求： 制作简易秒表，用三个按键分别实现秒表的启动、停止与复位，利用两位共阴级的数码管显示时间。 设计思路： 硬件设计：数码管部分采用2位共阴极的数码管，在P0口接上拉电阻，公共端低电平扫描。按键电路部分，将按键一侧与单片机任一I/O 口相连。 软件设计：模块化思想，使用定时器T0的工作方式1，编写显示子程序，延时子程序，初始化程序，主程序设计时注意按键消抖。 原理图： XTAL218XTAL119ALE 30EA 31PSEN 29RST 9P0.0/AD0 39P0.1/AD1 38P0.2/AD2 37P0.3/AD3 36P0.4/AD4 35P0.5/AD5 34P0.6/AD6 33P0.7/AD7 32P1.01P1.12P1.23P1.34P1.45P1.56P1.6 7P1.7 8P3.0/RXD 10P3.1/TXD 11P3.2/INT0 12P3.3/INT1 13P3.4/T0 14P3.7/RD 17P3.6/WR 16P3.5/T1 15P2.7/A15 28P2.0/A8 21P2.1/A9 22P2.2/A10 23P2.3/A11 24P2.4/A12 25P2.5/A13 26P2.6/A14 27U1AT89C51C1 1nF C21nF R110k C31uF 234567891 RP1 RESPACK-8 源代码： #include<> VHDL 实验报告 一、实验目的 1、掌握蜂鸣器的使用； 2、通过复杂实验，进一步加深对VHDL语言的掌握程度。 二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。 乐曲的12 平均率规定：每2 个八度音（如简谱中的中音1 与高音1）之间的频率相差1 倍。在2个八度音之间，又可分为12个半音。另外，音符A（简谱中的低音6）的频率为440Hz, 音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音I至高音1 之间每个音符的频率,如表所示。 音名频率/Hz 音名频率/Hz 音名频率/Hz 低音1 中音1 高音1 低音2 中音2 高音2 低音3 中音3 高音3 低音4 中音4 高音4 低音5 392 中音5 784 高音5 1568 低音6 440 中音6 880 高音6 1760 低音7 中音7 高音7 表简谱音名与频率的对应关系 产生各音符所需的频率可用一分频器实现, 由于各音符对应的频率多为非整数, 而分频系数又不能为小数, 故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低, 则由于分频系数过小, 四舍五入取整后的误差较大；若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素, 在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此, 要控制音符的音 长,就必须知道乐曲的速度和每个音符所对应的节拍数, 本例所演奏的乐曲的最短的音符为四分音符,如果将全音符的持续时间设为1s 的话,那么一拍所应该持续的时间为秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。 本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器 输出的波形是脉宽极窄的脉冲波, 为了更好的驱动蜂鸣器发声, 在到达蜂鸣器之前需要均衡占空比, 从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频, 频率变为原来的二分之一即。 因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为 523. 3Hz,它的分频系数应该为： 0.375MHZ 0.375 106 716 523.3 523.3 蜂鸣器和弦音发声控制 前言：现在一些带按键显示控制面板的家电（比较常见的是柜式空调）在按键操作的时候会有悦耳的和弦音发出，特别是开关机或操作上下键时会有不同变调的和弦音，相比普通的嘀嘀声给人更愉悦的操作体验。 1.控制方式说明 此处以型号为SH2225T2PA的蜂鸣器（谐振频率2.6KHz）为例。蜂鸣器模块有两个驱动引脚与MCU相连，一个是振荡信号输入引脚，由MCU提供相应频率的方波信号驱动蜂鸣器发声，一个是供电控制端，供电切断后蜂鸣器靠电解电容放电维持其发声，会有音量渐渐变小的效果。 原理图如下所示，MC9为供电控制端，MC8为振荡信号输入端。MC9为高电平时，三极管Q4导通，然后Q2导通，蜂鸣器开始供电，同时电容CD2充电。若MC8有一定频率的方波信号发出，则蜂鸣器可发出鸣叫。若此时先关掉供电，即MC9 置低电平，MC8依然发出方波信号，则蜂鸣器可依靠CD2放电发出声音，但随着电容电量减少，音量会逐渐减小，形成蜂鸣声渐隐的和弦音效果。要实现变调的效果，则可通过短时间内切换发出几种不同频率的蜂鸣声来实现。 以下是3种比较典型的和弦音的实现细节：（符号说明：Tf：频率给定持续时间（ms）Tv：电压给定持续时间（ms）F：输出频率（KHz）） 单声和弦音：短暂鸣响后音量渐隐 F=2.6，Tv=200，Tf=1000 开机和弦音：三升调，按音调分3个阶段 1.F= 2.3，Tv=200，Tf=200 2.F=2.6，Tv=200，Tf=200 3.F=2.9，Tv=100，Tf=2100 关机和弦音：三降调，按音调分3个阶段 1.F= 2.9，Tv=200，Tf=200 2.F=2.6，Tv=200，Tf=200 3.F=2.3，Tv=100，Tf=2100 2.编程实例 MCU：STM8S903K3 开发环境：STVD 4.1.6+Cosmic 4.2.8 /* buzzer.h文件*/ ?[Copy to clipboard]View Code C 1 2 3 4 5 6 #ifndef __BUZZER_H #define __BUZZER_H #include "common.h" #include "beep.h" typedef enum 《FPGA原理及应用》 实验报告书 （7） 题目秒表设计 学院专业 姓名学号 指导教师 2015年10-12月 一、实验目的 掌握小型电路系统的 FPGA 设计法。 二、实验内容 用文本法结合原理图的方法设计一个秒表，并在实验箱上进行验证。秒表基本功能要求如下： (1)要求设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 (2)要求设置启/停开关。当按下启/停开关后，将启动秒表并开始计时，当再按一下启/停开关时，将终止秒表的计时操作。 (3)要求计时精确度大于秒。要求设计的计时器能够显示分(2 位)、秒（2 位）、秒（1 位）的时间。 (4)要求秒表的最长计时时间为 1 小时。 要求外部时钟频率尽量高，分频后再给秒表电路使用。 三、实验条件 1、开发软件：QuartusⅡ 2、实验设备：KX_DN8EDS实验开发系统 3、拟用芯片：EP3C55F484C8 四、实验设计 1、六进制计数器 仿真波形 2、十进制计数器 3、分频计 4、七段数码管译码器 5、100进制原理图 6、60进制原理图 7、秒表原理图 8、管脚锁定 新建好工程文件，芯片选择Cyclone Ⅲ下面的EP3C55F484C8系列。然后锁定引脚：选择Assignments → Assignments Editor命令。 9、编译文件下载 将编译产生的SOF格式配置文件下载进FPGA中。 10、FPGA实验箱接线 在KX-EDA40A++实验箱上进行连线，分配J4,J5的引脚，输入CLK（PIN_接到时钟信号,输入的EN,RST 接到电平开关L1，L2。 五、实验总结 经过本次实验，我对QuartusⅡ的使用认识更加深刻，对FPGA技术有了更深层次的认识，有助于我对以后的电子电路设计有极大帮助。 福建农林大学计算机与信息学院 信息工程类 实验报告 2013年11 月13 日 实验项目列表 福建农林大学计算机与信息学院信息工程类实验报告 系：电子信息工程系专业：电子信息工程年级： 2010级 姓名：学号：实验课程： VHDL数字系统设计 实验室号：__ 田C407 实验设备号： 07 实验时间： 11.12 指导教师签字：成绩： 实验一数控分频器的设计 1．实验目的和要求 学习数控分频器的设计、分析和测试方法。 2．实验原理 信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。 数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。 100.0μs200.0μs300.0μs400.0μs 图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机一台 GW48 EDA实验开发系统一套 电源线一根 十芯JTAG口线一根 USB下载线一根 USB下载器一个 示波器 实验的软件环境是： Quartus II 9.0软件 4．操作方法与实验步骤 （1）创建工程，并命名位test。 （2）打开QuartusII,建立VHDL文件，并输入设计程序。保存为DVF. （3）选择目标器件。Acex1k—EP1K100QC208-3。 （4）启动编译。 （5）建立仿真波形图。 （6）仿真测试和波形分析。 （7）引脚锁定编译。 （8）编程下载。 （9）硬件测试 5．实验内容及实验数据记录 在实验系统上硬件验证例5-20的功能。可选实验电路模式1（第一章图4）；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz 或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。 6．实验数据处理与分析 1）实验代码 【例1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END; ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数 FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 实验一 实验目的： 熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试 二、实验内容 内容（一）用vhdl语言设计2选1多路选择器 参考例3-1程序设计如下： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one 全程编译后软件提示0错误，3警告，可以继续下面仿真操作。 程序分析： 这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。 时序仿真及分析： 时序仿真输入图： 时序仿真输出图： 时序分析： 由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b 下载和硬件测试： 引脚锁定图： 程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。 实验内容（二）双二选一多路选择器设计 程序设计： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one; entity muxk is port (a1,a2,a3,s0,s1:in bit; outy:out bit); end entity muxk; architecture bhv of muxk is component mux21a port (a,b,s:in bit; y:out bit); end component; signal tmp: bit; begin u1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 全程编译后软件提示0错误，2警告 程序分析： 这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。实体mux21a是一个2选一选通电路，实体muxk是元件的例化，其作用是将两个mux21a组合成一个3选1多路选择器。 时序仿真及分析： 时序仿真输入图 时序仿真输出图 时序分析: 从仿真出来的结果，我们不难发现，s0和s1做为a1、a2、a3的选通控制信号。当s0=0.、s1=0时，outy输出a1；当s0=0.、s1=1时，outy输出a2；当s0=1.、s1=0时，outy输出a1；当s1=1.、s2=1时，outy输出a3； 下载和硬件测试： 引脚锁定图VHDL实验报告
两个定时器蜂鸣器,一个控制频率,另一个控制时间
“秒表测时”实验报告Word版
VHDL实验报告03137
单片机按键控制蜂鸣器发声程序(严选参考)
秒表实验报告
数字秒表的设计与实现实验报告
基于VHDL语言的EDA实验报告(附源码)
VHDL实验报告论文
单片机秒表实验报告
VHDL实验报告
单片机按键控制蜂鸣器发声程序
简易秒表设计实验报告
vhdl实验报告--蜂鸣器
蜂鸣器和弦音发声控制
FPGA设计的秒表设计实验报告
vhdl实验报告
VHDL实验报告一2选1多路选择器
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