实验四RLC 电路的频率响应
实验目的：
1. 掌握RLC 串联、并联电路的阻抗特性随频率的变化，RLC 串联、并联电路的频率响应；
2. 掌握RLC 串联、RLC 并联电路谐振判断方法；
3. 了解选频电路的应用。
实验原理： 1. RLC 串联电路
图6-1是RLC 串联电路，信号源可变频正弦电压源，改变输入信号频率，电阻R 上的电压幅度和相位会发生改变，因此，该电路的阻抗特性与频率相关。
R
图6-1. RLC 串联电路
RLC 串联电路的输入阻抗表达式为
)1
()(C
L j R j Z ωωω-
+= 当某个信号角频率0ω满足C
L 001
ωω=
时，上式表示的RLC 串联电路的阻抗为实数，值为 R j Z =)(0ω
此时的角频率0ω称为RLC 串联电路的谐振角频率，值为
LC
10=
ω
若信号频率0ωω<，阻抗表达式的虚部小于0，LC 串联部分呈容性；反之，若信号频率0ωω>，阻抗表达式的虚部大于0，LC 串联部分呈感性。只有当0ωω=时，阻抗为实数，且值达到最小，值为R ，据此可以判断电路是否达到谐振。|)(|ωj Z 随频率的变化趋势，即频率响应曲线如图6-2所示。
ω
|Z (
图6-2. RLC 串联电路|)(|ωj Z 的频率响应曲线
如果以电阻上的电压作为输出电压，则电路的网络函数可以表示为
)
1(11
)1()()()(η
ηωωωωη-+=-+===jQ C L j R R j U j U j H S R 激励向量响应向量
频率响应可以表示为 幅频特性：)]
(cos[)]1
([11|)(|2
η?η
ηηj Q j H =-+=
相频特性：)]1
(arctan[-)(ηηη?-=Q j
其中0ωωη=
，C
L R CR R L Q 1100===ωω，Q 为RLC 电路的品质因数。Q 值越高，回路中电阻消耗的功率越小，回路的储特性越好。)(ηj H 的幅频特性曲线和相频特性曲线如图6-3所示。
η
η
|φ (j η)|(a)
(b)
图6-3. RLC 串联电路的频率响应曲线：(a) 幅频特性曲线，(b) 相频特性曲线
图6-3 (a)中，当|)(|ηj H 的幅度下降到峰值的2
1时，即增益下降3dB 时对应的两个频
率点的差值为电路的带宽BW 。根据定义，归一化带宽为
Q
1-12=
ηη 则，BW 可以表示为
Q
f BW 0
=
2. RLC 并联电路
图6-4是RLC 并联电路，与RLC 串联电路一样，该电路的阻抗特性与频率相关。
C
图6-4. RLC 并联电路
RLC 并联电路的输入导纳表达式为
)1()(L
C j G j G ωωω-
+= 当某个信号角频率0ω满足L
C 001
ωω=
时，上式表示的RLC 并联电路的导纳最小，值为 R G j G 1)(0=
=ω
此时的角频率0ω称为RLC 并联电路的谐振角频率，值为
LC
10=
ω
若信号角频率0ωω<，导纳表达式的虚部小于0，LC 并联部分呈感性；反之，若信号频率
0ωω>，导纳表达式的虚部大于0，LC 并联部分呈容性。只有当0ωω=时，导纳为实数，且值达到最小，即阻抗达到最大，值为R ，据此可以判断电路是否达到谐振。若以输入电流作为激励向量，输出电压作为响应向量，则电路的网络函数为
)1(1)(1)(1)( )()()(η
ηωωωωωωη-+=
-+====
=jQ R
L R CR j R j G j Z j I j U
j H S
激励向量响应向量 据此，可以得到)(ηj H 的幅频特性和相频特性如图6-5所示。
η
η
|(a)
(b)
图6-5. RLC 并联电路的频率响应曲线：(a) 幅频特性曲线，(b) 相频特性曲线
RLC 并联电路的品质因数Q 可以表示为
L C R CR L R Q ===
00ωω
可见，电阻R 越大，回路的Q 值越高。
3. LC 滤波器
若某种网络具有选频功能，能输出需要的频率分量而抑制不需要的频率分量，这种网络称之为滤波器。滤波器主要有低通、高通、带通和带阻四种类型。可以利用电感和电容构成上述各种类型的滤波器，即为LC 滤波器。各种LC 滤波器还可以进行级联构成高阶滤波器网络。图6-6为RLC 构成的二阶低通滤波器和二阶高通滤波器。
L +v O -
+v O -(a)
(b)
图6-6. RLC 低通滤波器(a)和RLC 高通滤波器(b)
仿真实验 1. RLC 串联电路
RLC 串联电路如图6-7所示，其中V1是AC 电压源，输入AC 幅度1。
图6-6. RLC
串联电路
实验任务1：
对电路进行频域AC 分析，用V1电压和电感L1中的电流的比值得到电路的阻抗特性，观察阻抗随频率的变化，并提交阻抗幅频特性和相频特性的截图，并标注谐振点。 幅频特性截图：
相频特性截图：
实验任务2：
对电路进行频域AC分析，用电阻R1上的电压和输入电压V1的比值得到电路的网络函数，观察网络函数的幅度和相位随频率的变化，并提交两种特性的截图，并在幅频特性上标注3dB带宽。（提示：为了获得比较准确的标注结果，可以尽量减小仿真时的频率步长）。幅频特性截图：
相频特性截图：
思考：R1的值对网络函数的3dB带宽有什么影响?
2. RLC并联电路
RLC并联电路如图6-7所示，其中I1是AC电流源，输入AC幅度1。
图6-7. RLC并联电路
实验任务：
对电路进行频域AC分析，用节点1上的电压和输入电流I1的比值得到电路的阻抗特性，观察阻抗随频率的变化，并提交阻抗幅频特性和相频特性的截图，幅频特性曲线上标注3dB带宽。改变R1的值，观察输出电压的变化情况。
思考：R1的值对输出电压的3dB带宽有什么影响？
硬件实验：
1. RLC低通滤波器
按照图6-8所示电路结构和参数设计RLC低通滤波器，并按照图例与myDAQ连接。
图6-8. RLC低通滤波器
实验任务1：
在myDAQ中打开信号发生器（FGEN），选择AO 0通道作为信号源，设置输入信号波形为正弦波，信号幅度Vpp为0.2V(幅度不能大，信号源带负载能力有限)，DC Offset=0V。在电脑中打开myDAQ的示波器界面（Scope），同时显示输入（AI 0）和输出（AI 1）波形。手动连续改变输入正弦波的频率，在示波器窗口中选择合适的时间和电压刻度，观察输出波形幅度随频率的变化和输入输出波形相对相位值的变化，体会电路对于不同频率的响应，提交频率等于100Hz的输入输出波形截图，提交输出幅度下降到输入幅度的0.707倍时的输入输出波形截图。
示波器截图1（f=100Hz）：
示波器截图2（输出幅度下降到输入幅度的0.707倍）：
实验任务2：
在电脑中打开myDAQ的波特图分析仪（Bode），界面和设置信息如图6-9所示。扫频信号来自于AO 0通道，接到电路输入端；波特图默认激励通道为AI 0，因此AI 0也接输入端；AI 1 默认为响应通道，接电路输出端（连接关系如图6-8所示）。在该界面上，需要设置扫频的起始频率，终止频率，步进和扫频信号的峰值电压等。myDAQ最高能支持的扫频值为20KHz，实验中扫频范围设置为100Hz~10kHz，扫频信号的峰峰值0.1V，每十倍频程至少扫描20个频率点，设置好后，点击Run，扫描获得幅频和相频曲线。打开cursor后，可以方便的在频率下方读出每个频率点的增益和相位。其中增益同时给出了线性值和dB值。按照上述设置测试分析电路的频率响应，得到幅频特性和相频特性曲线，并提交截图，在图
中标注-3dB点，并于瞬态波形测试结果对比。
图6-9.波特图分析仪的界面和参数设置幅频特性和相频特性曲线：
2. RLC带通滤波器
按照图6-10所示电路结构和参数设计RLC带通滤波器，并按照图例与myDAQ连接。
图6-10. RLC带通滤波器
实验任务1：
在myDAQ中打开信号发生器（FGEN），选择AO 0通道作为信号源，设置输入信号波形为正弦波，信号幅度Vpp为0.2V(幅度不能大，信号源带负载能力有限)，DC Offset=0V。
在电脑中打开myDAQ的示波器界面（Scope），同时显示输入（AI 0）和输出（AI 1）波形。手动连续改变输入正弦波的频率，在示波器窗口中选择合适的时间和电压刻度，观察输出波形幅度随频率的变化和输入输出波形相对相位值的变化，体会电路对于不同频率的响应，按要求提交波形截图。
示波器截图1（输出幅度最大）：
示波器截图2（输出幅度下降到输入幅度的0.707倍，且相位超前）：
示波器截图2（输出幅度下降到输入幅度的0.707倍，且相位滞后）：
实验任务2：
在电脑中打开myDAQ的波特图分析仪（Bode），扫频范围设置为100Hz~20kHz，扫频信号的峰峰值0.1V，每十倍频程至少扫描20个频率点，设置好后，点击Run，扫描获得电路的幅频和相频曲线，提交截图，通过测试得到该滤波器的中心频率、峰值增益和-3dB带宽，并于瞬态波形测试结果对比。
幅频特性和相频特性曲线：
中心频率：
峰值增益：
-3dB带宽：
思考：根据图6-10所示的电路参数，该滤波器峰值增益的理论值是多少？实际测试值和理
论值之间的差异由什么原因导致的？
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
第十一章电路的频率响应 习题 一、选择题 串联谐振电路的 Q 值越高，则 (D ) (A) 电路的选择性越差，电路的通频带越窄 (B) 电路的选择性越差，电路的通频带越宽 (C) 电路的选择性越好，电路的通频带越宽 (D ) 电路的选择性越好，电路的通频带越窄 串联电路谐振时，L 、C 储存能量的总和为 (D ) (A) W = W L + W C = 0 (B) 22 1 LI W W W C L =+= (C) 2 2 1C C L CU W W W =+= (D ) 2C C L CU W W W =+= 3.R L C 串联电路发生串联谐振时，下列说法不． 正确的是： (D ) A ．端电压一定的情况下，电流为最大值 B ．谐振角频率LC 10＝ ω C ．电阻吸收有功功率最大 D ．阻抗的模值为最大 4. RLC 串联电路在0f 时发生谐振。当电源频率增加到02f 时，电路性质呈 （B ） A. 电阻性 B . 电感性 C. 电容性 D. 视电路元件参数而定 5.下面关于RLC 串联谐振电路品质因数的说法中，不正确的是 （D ） A. 品质因数越高，电路的选择性越好 B. 品质因数高的电路对非谐振频率的电流具有较强的抵制能力 C. 品质因数等于谐振频率与带宽之比 D . 品质因数等于特性感抗电压有效值与特性容抗电压有效值之比 串联谐振电路品质因数Q=100，若U R =10V ，则电源电压Us 、电容两端电压U C 分别为 ( A ) 、1000V B. 1000V 、10V C. 100V 、1000V D. 1000V 、100V 二、判断题
1.图示电路，R << 0L，保持U S 一定，当发生谐振时，电流表的读数最小。 （×） 串联电路发生谐振时，电源输出的有功功率与无功功率均为最大。（×） 3.图示RLC串联电路，S闭合前的谐振频率与品质因数为f0与Q， S闭合后 的谐振频率与品质因数为f 0'与Q '，则 f f' =，Q < Q '。（×） 并联的交流电路中，当改变电路频率出现谐振时，则此时电路端口的阻抗值最小。（×） 4.若RLC串联谐振电路的电感增加至原来的4倍（R、C不变），则谐振角频率应变为原来的2倍。（×） 三填空题 1.图示电路，当发生串联谐振时，其谐振频率f 0= ( C M L L) 2 ( 2 1 2 1 + + π )。 2.电感L= 50mH与电容C= 20F并联，其谐振角频率 = ( 1000rad/s )；其并联谐振时的阻抗Z = ( )。 串联电路如下图所示，则电路的谐振角频率 = ( 500rad/s )，电路的品质因数Q = ( 100 )。
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
放大电路的频率响应 自测题 选择正确答案填入空内。 (1) 测试放大电路输出电压幅值与相位的变化，可以得到它的频率响 应，条件是_________ 。 A. 输入电压幅值不变，改变频率 B. 输入电压频率不变，改变幅值 C. 输入电压的幅值与频率同时变化 (2) 放大电路在高频信号作用时放大倍数数值下降的原因是_____________________ ，而低频信号作用时放大倍数数值下降的原因是__________________ 。 A. 耦合电容和旁路电容的存在 B. 半导体管极间电容和分布电容的存在。 C. 半导体管的非线性特性 D. 放大电路的静态工作点不合适 (3 )当信号频率等于放大电路的f L或f H时，放大倍数的值约下降到中频时的。 A. —45 B. —135 C. —225 A.0.5 倍 B.0.7 倍 C.0.9 倍 即增益下降。 A.3dB B.4dB C.5dB (4)对于单管共射放大电路，当f = f L时，U °与U i相位关系是 A. + 45? B. —90 ? C. —135 ? 当f = f H时，U。与U i的相位关系是_________________ 解：(1 ) A ( 2) B , A ( 3) B A ( 4) C C
二、电路如图T5.2 所示。已知：V cc = 12V ;晶体管的C“= 4pF , 50MHz , r bb= 100 Q , 0 = 80。试求解： （1 ）中频电压放大倍数A usm ； （2）C'； （3）f H 和f L ； （4）画出波特图。 解：（1）静态及动态的分析估算： I EQ (1 ) I BQ 1.8mA U CEQ V CC I CQ R c 3V r be (1 )響丫 1.17k r be r bb' 「b'e 1.27 k R r be 〃 R b 1.27k I EQ g m69.2mA/V U T A usm '匹(g m R c) 178 R s R i r be f T = I BQ V CC U BEQ 22.6 口 A 图T5.2
第五次试验报告 实验五 译码器 一、实验目的要求 1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能 2、掌握译码器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号 T4138是一个3线—8线译码器，它是一种通用译码器，其逻辑符号如图1所示。 图1 其中，A 2、A 1、A 0是地址输入端，Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端，S 1、 S 2、S 3是使能端，当S 1=1， S 2+S 3=0时，器件使能。 2、T4138的管脚排列 T4138的管脚排列如图2所示： 图2 3、T4138的逻辑功能 T4138的功能表如下表所示： Y Y Y Y Y Y Y 32 （a ）原SJ 符号 （b ）GB 符号
3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器。 4、用T4138实现一个逻辑函数 译码器的每一路输出，实际上是地址码的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能方便地实现逻辑函数。 本试验要求实现以下逻辑函数： Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ???=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数，实验线路见下图（图3）： 图3 5，用两个3线—8线译码器组成一个4线—16线的译码器 4线—16线的真值表为： “0Y
. .. 数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通信工程 专业： ： 学号： 指导老师：
多功能数字钟 一、设计任务及要求 （1）拥有正常的时、分、秒计时功能。 （2）能利用实验板上的按键实现校时、校分及清零功能。 （3）能利用实验板上的扬声器做整点报时。 （4）闹钟功能 （5）在MAXPLUS II 中采用层次化设计方法进行设计。 （6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。
（1）计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件如下： 生成的二十四进制计数器注： 利用使能端，时钟信号，清零以及预置数功能连成24进制。
用两个74160连成的60进制计数器，原图及生成的器件如下： 生成的六十进制计数器 （2）校时模块 校时模块设计要求实现校时，校分以及清零功能。 *按下校时键，小时计数器迅速递增以调至所需要的小时位。 *按下校分键，分计数器迅速递增以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，
∥178)(mA/V 2.69k 27.1k 27.1k 17.1mV 26)1(V 3mA 8.1)1(A μ 6.22c m be e b'i s i sm T EQ m b be i e b'bb'be EQ e b'c CQ CC CEQ BQ EQ b BEQ CC BQ -≈-?+=≈=Ω≈=Ω≈+=Ω≈+=≈-=≈+=≈-=R g r r R R R A U I g R r R r r r I r R I V U I I R U V I u &ββ第五章 放大电路的频率响应 自 测 题 一、选择正确答案填入空内。 （1）测试放大电路输出电压幅值与相位的变化，可以得到它的频率响应，条件是 。 A.输入电压幅值不变，改变频率 B.输入电压频率不变，改变幅值 C.输入电压的幅值与频率同时变化 （2）放大电路在高频信号作用时放大倍数数值下降的原因是 ，而低频信号作用时放大倍数数值下降的原因是 。 A.耦合电容和旁路电容的存在 B.半导体管极间电容和分布电容的存在。 C.半导体管的非线性特性 D.放大电路的静态工作点不合适 （3）当信号频率等于放大电路的f L 或f H 时，放大倍数的值约下降到中频时的 。 A.0.5倍 倍 倍 即增益下降 （4）对于单管共射放大电路，当f ＝ f L 时，o U &与i U & 相位关系是 。 A.＋45 B.－90 C.－135 当f ＝ f H 时， o U &与i U & 的相位关系是 A.－45 B.－135 C.－225 解：（1）A （2）B ，A （3）B A （4）C C 二、电路如图所示。已知：V C C ＝12V ；晶体管的C μ＝4pF ，f T = 50MHz ， ' bb r ＝100Ω, 0＝80。试求解： （1）中频电压放大倍数 sm u A &；（2）' πC ； （3）f H 和f L ；（4）画出波特图。 解：（1）静态及动态的分析估算：
《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中
1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试
图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1
数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测
出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。
放大器的频率响应(doc 18页)
放大器的频率响应 单级放大器的分析中只考虑了低频特性，而忽略了器件的分布电容的影响，但在大多数模拟电路中工作速度与其它参量如增益、功耗、噪声等之间要进行折衷，因此对每一种电路的频率响应的理解是非常必要的。 在本章中，将研究在频域中单级与差分放大器的响应，通过对基本概念的了解，分析共源放大器、共栅放大器、CMOS放大器以及源极跟随器的高频特性，然后研究级联与差分放大器，最后考虑差分对有源电流镜的频率响应。 6.1频率特性的基本概念和分析方法 在设计模拟集成电路时，所要处理的信号是在某一段频率内的，即是所谓的带宽，但是对于放大电路而言，一般都存在电抗元件，由于它们在各种频率下的电抗值不同，因而使放大器对不同频率信号的放大效果不完全一致，信号在放大过程中会产生失真，所以要考虑放大器的频率特性。 116
117 频率特性是指放大器对不同频率的正弦信号的稳态响应特性。 6.1.1 基本概念 1、频率特性和通频带 放大器的频率特性定义为电路的电压增益与频率间的关系： )()(f f A A V V ?∠=? （6.1） 式中A V (f)反映的是电压增益的模与频率之间的关系，称之为幅频特性；而)(f ?则为放大器输出电压与输入电压间的相位差?与频率的关系，称为相频特性。所以放大器的频率特性由幅频特性与相频特性来表述。 低频区：即在第三章对放大器进行研究的频率区域，在这一频率范围内，MOS 管的电容可视为开路，此时放大器的电压增益为最大。当频率高于该频率时，放大器的电压增益将会下降。 上限频率：当频率增大使电压增益下降到低频区电压增益的1/2时的频率。 高频区：频率高于中频区的上限频率的区域。 2、幅度失真与相位失真 因为放大器的输入信号包含有丰富的频率成
第十一章 电路的频率响应 11-1 网络函数 11-2 RLC 串联电路的谐振 11-3 RLC 串联电路的频率响应 11-4 RLC 并联谐振电路 11-5 波特图 11-6 滤波器简介 重点 1. 网络函数 2. 串、并联谐振的概念 11-1 网络函数 当电路中激励源的频率变化时，电路中的感抗、容抗将跟随频率变化，从而导致电路的工作状态亦跟随频率变化。因此，分析研究电路和系统的频率特性就显得格外重要。 频率特性 电路和系统的工作状态跟随频率而变化的现象，称为电路和系统的频率特性，又称频率响应。 1. 网络函数H (j ω)的定义 在线性正弦稳态网络中，当只有一个独立激励源作用时，网络中某一处的响应（电压或电流）与网络输入之比，称为该响应的网络函数。 def (j )(j )(j ) R H E ωωω=
2. 网络函数H(j ω)的物理意义 ⑴ 驱动点函数 激励是电流源，响应是电压 策动点阻抗 激励是电压源，响应是电流 策动点导纳 ⑵ 转移函数(传递函数) 激励是电压源 转移导纳 转移电压比 (j ) I ω(j U 1(U 1(j )I ω(j )(j )(j ) U H I ωωω= (j )(j )(j ) I H U ωωω= 21(j )(j )(j )I H U ωωω= 21(j ) (j )(j ) U H U ωωω=
激励是电流源 转移阻抗 转移电流比 注意 ①H(j ω)与网络的结构、参数值有关，与输入、输出变量的类型以及端口对的相互位置有关，与输入、输出幅值无关。因此网络函数是网络性质的一种体现。 ②H(j ω) 是一个复数，它的频率特性分为两个部分： 幅频特性 ：模与频率的关系 ()H j ωω - 相频特性：幅角与频率的关系 ()j ?ωω - ③网络函数可以用相量法中任一分析求解方法获得。 例1-1 求图示电路的网络函数 2 S I U ? ? 和 L S U U ? ? 解：列网孔方程解电流 _ 2 I 1 I 21(j ) (j )(j ) U H I ωωω= 21(j ) (j )(j ) I H I ωωω= 12s 12(2j )22(4j )0 I I U I I ωω?+-=??-++=??s 2224(j )j6U I ωω = ++
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
数字电路实验报告 学号：姓名：班级：% % %
目录 实验一组合逻辑电路分析 (1) 一、实验目的 (1) 二、实验原理 (1) 三、实验内容 (1) 实验二组合逻辑实验(一)——半加器和全加器 (3) 一、实验目的 (3) 二、实验原理 (3) 三、实验内容 (4) 实验三组合逻辑实验（二）数据选择器和译码器的应用 (6) 一、实验目的 (6) 二、实验原理 (6) 三、实验内容 (7) 实验四触发器和计数器 (9) 一、实验目的 (9) 二、实验原理 (9) 三、实验内容 (10) 实验五数字电路实验综合实验 (12) 一、实验目的 (12) 二、实验原理 (12) 三、实验内容： (13) 实验六555集成定时器 (15) 一、实验目的 (15) 二、实验原理 (15) 三、实验内容 (16) 实验七数字秒表 (19) 一、实验目的 (19) 二、实验原理 (19) 三、实验内容 (21)
实验一组合逻辑电路分析 一、实验目的 掌握逻辑电路的特点； 学会根据逻辑电路图分析电路的功能。 二、实验原理 74LS00集成片有四块二输入与非门构成，逻辑表达式为。 74LS20由两块四输入与非门构成。逻辑表达式为。 三、实验内容 实验一、根据下列实验电路进行实验：
实验二、分析下图电路的密码 密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。否则，报警信号为”1”，接通警铃。
实验二 组合逻辑实验(一)——半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。 预习内容 复习用门电路设计组合逻辑电路的原理和方法。 复习二进制的运算。 利用下列元器件完成：74LS283、74LS00、74LS51、74LS136； 完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图； 完成用“异或”门设计的3变量 判奇电路的原理图。 二、实验原理 1、半加器 半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种组合逻辑电路。 如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半加器。实现 说明：其中，A 、B 是两个加数，S 表示和数，C 表示进位数。 有真值表可得逻辑表达式： ?? ?=+=AB C B A B A S 2、全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 说明：其中A 和B 分别是被加数及加数，Ci 为低位进位数，S 为本位和数（称为全加和），Co 为向高位的进位数。得出全加器逻辑表达式： ?????⊕+=++=⊕⊕=+++=i i i o i i i i i C B A AB BC A C B A AB C C B A ABC C B A C B A C B A S )(
数字电路实验报告一 4-bit Full Adder Design 1.1 Requirement of the Experiment Design a 4-bite Adder to add A(A3A2A1A0) and B(B3B2B1B0),output 4-bit Sum S=A+B and the COUT as the carry. 1.2 Experiment Target 1. Learn the Logic Diagram Input Method with ispDesignLEVER. 2. Understand how to deisgn a test vector file in ABEL-HDL. 3. To be familiar with the PLD Experiment System(PLD-PAC-1). 4. To know the drawing method of Logic Diagram in ispDesignLEVER and its function simulation process. 5. Know the principles and structure of 4-bit Ripple Adder.
1.3 Step of Experiment 1. Use Schematic Editor to input the logic diagram of a 4-bit adder(*.sch) 2. Input the ABEL-HDL test vector file(*.abv) 3.Do the function simulation with the above test vector and check the output vaild according to the waveforms until to error happens. 4.Specify the input and output Pin No. by connecting I/O PAD to input and output of above 4-bit adder. Switch S8-S5(34-37)and S4-S1(38-41)on PLD Experimental System can be used as input A and B,LED6(18-15 ) and LED5(14-11) as the output S(Sum). L8 can be used to show the carry (Cout).Note that L1-L8(83-76) is active-low. 5.Do the Fit Design function to generate the circuit JED file. 6.Download the JED into the chip on PLD Experiment System and verify the results. 1.4 Experiment Content Circuit Diagram(*.sch)
116 放大器的频率响应 单级放大器的分析中只考虑了低频特性，而忽略了器件的分布电容的影响，但在大多数模拟电路中工作速度与其它参量如增益、功耗、噪声等之间要进行折衷，因此对每一种电路的频率响应的理解是非常必要的。 在本章中，将研究在频域中单级与差分放大器的响应，通过对基本概念的了解，分析共源放大器、共栅放大器、CMOS 放大器以及源极跟随器的高频特性，然后研究级联与差分放大器，最后考虑差分对有源电流镜的频率响应。 6.1 频率特性的基本概念和分析方法 在设计模拟集成电路时，所要处理的信号是在某一段频率内的，即是所谓的带宽，但是对于放大电路而言，一般都存在电抗元件，由于它们在各种频率下的电抗值不同，因而使放大器对不同频率信号的放大效果不完全一致，信号在放大过程中会产生失真，所以要考虑放大器的频率特性。 频率特性是指放大器对不同频率的正弦信号的稳态响应特性。 6.1.1 基本概念 1、频率特性和通频带 放大器的频率特性定义为电路的电压增益与频率间的关系： )()(f f A A V V ?∠=? （6.1） 式中A V (f)反映的是电压增益的模与频率之间的关系，称之为幅频特性；而)(f ?则为放大器输出电压与输入电压间的相位差?与频率的关系，称为相频特性。所以放大器的频率特性由幅频特性与相频特性来表述。 低频区：即在第三章对放大器进行研究的频率区域，在这一频率范围内，MOS 管的电容可视为开路，此时放大器的电压增益为最大。当频率高于该频率时，放大器的电压增益将会下降。 上限频率：当频率增大使电压增益下降到低频区电压增益的1/2时的频率。 高频区：频率高于中频区的上限频率的区域。 2、幅度失真与相位失真 因为放大器的输入信号包含有丰富的频率成分，若放大器的频带不够宽，则不同的信号频率的增益不同，因而产生失真，称之为频率失真。频率失真反映在两个方面：幅度失真（信号的幅度产生的失真）与相位失真（不同频率产生了不同的相移，引起输出波形的失真）。由于线性电抗元件引起的频率失真又称为线性失真。注：由于非线性元件（三极管等）的特性曲线的非线性所引起，称为非线性失真。 3、用分贝表示放大倍数 增益一般以分贝表示时，可以有两种形式，即： 功率放大倍数： )(lg 10)(dB P P dB A i o P = (6.2)
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(
数字逻辑与CPU 仿真实验报告 姓名： 班级： 学号：
仿真实验 摘要：Multisim是Interactive Image Technologies公司推出的以Windows为基础的仿真工具，具有丰富的仿真分析能力。本次仿真实验便是基于Multisim软件平台对数字逻辑电路的深入研究，包括了对组合逻辑电路、时序逻辑电路中各集成元件的功能仿真与验证、对各电路的功能分析以及自行设计等等。 一、组合逻辑电路的分析与设计 1、实验目的 （1）掌握用逻辑转换器进行逻辑电路分析与设计的方法。 （2）熟悉数字逻辑功能的显示方法以及单刀双掷开关的应用。 （3）熟悉字信号发生器、逻辑分析仪的使用方法。 2、实验内容和步骤 （1）采用逻辑分析仪进行四舍五入电路的设计 ①运行Multisim，新建一个电路文件，保存为四舍五入电路设计。 ②在仪表工具栏中跳出逻辑变换器XLC1。 图1-1 逻辑变换器以及其面板 ③双击图标XLC1，其出现面板如图1-1所示 ④依次点击输入变量，并分别列出实现四舍五入功能所对应的输出状态（点击输出依 次得到0、1、x状态）。 ⑤点击右侧不同的按钮，得到输出变量与输入变量之间的函数关系式、简化的表达式、
电路图及非门实现的逻辑电路。 ⑥记录不同的转换结果。 （2）分析图1-2所示代码转换电路的逻辑功能 ①运行Multisim，新建一个电路文件，保存为代码转换电路。 ②从元器件库中选取所需元器件，放置在电路工作区。 ?从TTL工具栏选取74LS83D放置在电路图编辑窗口中。 ?从Source库取电源Vcc和数字地。 ?从Indictors库选取字符显示器。 ?从Basic库Switch按钮选取单刀双掷开关SPD1，双击开关，开关的键盘控制设置改为A。后面同理，分别改为B、C、D。 图1-2 代码转换电路 ③将元件连接成图1-2所示的电路。 ④闭合仿真开关，分别按键盘A、B、C、D改变输入变量状态，将显示器件的结果填入表1-1中。 ⑤说明该电路的逻辑功能。 表1-1 代码转换电路输入输出对应表 输入输出 A B C D U2 0 0 1 1 0