EDA学习总结
我参加的《EDA与数字电路设计》培训就要接近尾声了，通过这20天的学习，我受益匪浅。虽然我没能在家里过一个舒适的暑假，但是我和同学们一起在实验室过了一个有意义的暑假，我觉得最重要的是通过这样一个培训不仅增强了我对EDA以及数字电路设计的兴趣，而且还和同学们建立了深厚的友谊，懂得了互相帮助，团结就是力量的道理。在这20天的学习中，我掌握了基本的数字电路设计的方法、流程等等，以及仿真工具的使用，这为以后的学习奠定了基础。
在这之前我没有接触过Xilinx公司的开发软件，也没有接触过Spartan 3E开发板，刚开始的时候学习起来有点吃力，第一周我主要是在学习Xilinx公司的软件ISE的使用，在师兄张怀德边讲解边操作下，我很快就熟悉了整个ISE的使用过程。ISE的使用流程大致是这样的：首先双击桌面上的ISE图标打开ISE软件，在File菜单中选择New Project，新建一个工程，然后在新建好的工程中，添加VHDL源文件，保存源文件，开始对源文件综合（Synthesize-XST），看看是否有语法错误，综合成功之后，可以看到设计的源文件的RTL图以及工艺结构图等等；完成综合之后可以在Design Utilities中创建原理图等等；在用户约束（User Constraints）中可以创建时序约束（Create Timing Constraints）、分配引脚（Assign Package Pins）、创建面积约束（Create Area Constraints）以及编辑约束（.text）；完成之后进行实现（Implement Design），其中包括转换（Translate）、映射（Map）以及布局布线（Place & Route）；完成这些步骤之后，最后一步就是生成程序代码下载到板子上了，包括程序文件生成报告、生成PROM，ACE，Or JTAG File以及配置器件（Configure Device），完成这些之后就可以下载到板子上观察自己所做实验的实验现象了。
有了第一周的基础学习之后，我第二周学习起来就轻松多了。我们这个培训班主要是以同学们自主学习、互相帮助为主的，为了突出这一点，第二周开始我们就开始了分工合作的办法，也就是一个同学负责一个部分，利用周末的时间或者是晚上不上课的时间看自己负责的部分，看懂之后再将给其他同学听，这样既节省不少时间，而且还锻炼了自己的能力，为以后参加专题研讨还有面试奠定了基础。我主要是给大家讲解ISE软件中的片内逻辑分析
仪工具——ChipScope Pro的使用方法，通过学习我了解了该分析工具用在FPGA的调试阶段，它具有传统逻辑分析仪的功能，可以观察FPGA内部的任何信号，触发条件、数据宽度和深度等的设置也非常方便，而且价格便宜，在实际工作中应用得很广泛。这一周我还学习了综合工具Synplify/Synplify Pro和仿真工具ModelSim软件的使用，并且能够综合和仿真一些简单的例子。
在接下来的一周里，其他有分工讲课的同学都依次讲解了自己所负责的部分。听了讲解之后我基本上对这些内容都有了认识和理解，比如IP资源复用与IP Core开发、PicoBlaze 处理器IP Core开发与应用和Xilinx SOPC集成开发环境EDK等等，剩下的就是自己要多加练习了。在这一周中我还做了一些例子加强了对ISE软件使用熟练程度。
第四周也就是准备两个大例子，独立完成，并且写成实验报告的形式。经过仔细整理之后，我找了两个较为简单的例子，在ISE中综合、实现并且下载到开发板上观察了现象。最后写成了实验报告的形式。
通过四周的学习，我学会了很多的东西，不仅是学习上的，还有生活上的。回想起过去的这四周，真有许多不舍，我觉得这是我国的最有意义的一个暑假。但是，由于学习时间只有20天，我还有很多东西没学会，有待于我以后继续学习和研究。但是在这些天中我学会了如何独立、自主的学习，为以后我研究生的学习生活打下了基础。
最后我要感谢赵老师提供给我们这样一个机会让我们一起学习，还要感谢实验室的蒋老师和周老师，以及这四周来朝夕相处、一起学习的同学们，在他们的帮助下，我学会了很多知识，而且过了一个有意义的暑假。
EDA学习总结
在EDA实验室暑假一个月的学习，使我受益匪浅。这不仅增强了我对EDA设计的兴趣，更掌握了基本的电路设计流程、方法以及技巧。具备了这些基本知识，为今后的自主学习奠定了良好的基础。
由于在这之前从没接触过Xilinx公司的器件和开发环境，所以第一周主要工作就是迅速熟悉整个ISE开发环境。这当中包括Project Navigator下的FPGA Editor，Constraints Editor程序编写约束工具；ISE自带和ModelSim等仿真工具；Floorplanner，Impact 引脚锁定配置工具；以及CORE Generator IP核生成工具；System Generation和EDK 系统生成工具等。通过学习同学翻译的软件资料和精彩演示，一个简单的例子完整的做下来，我很快就上手了。
接下来就是大家共同学习和交流了。用的是一本FPGA在嵌入系统中应用的教材，以此为蓝本，一步步学习相关的知识和技术。一开始，老师就强调团队合作很重要。分工合作是最好的学习方法，每个同学都负责一块内容，先自己理解和掌握了，然后再给大家讲解。这样，在很短的时间内，就共同学到了各种各样的知识，而节省了时间和精力。在我完成了自己的任务——一个比较复杂的程序，在错误——更改——逻辑错误——调试的不断完善的过程中，我完成了一个比较复杂的循环彩灯控制程序。之后跟同学合作分析完成了LCD显示的功能的程序，使用Kcpsm3这么一个PicoBlaze的8位编译器把汇编程序编译为VHDL 程序，然后再ISE软件环境里加载刚刚生成的VHDL程序，综合——仿真——执行——下载，顺利完成了实验任务。
为巩固所学知识，在板子上的实现较复杂的实验，并就个人独立完成中遇到的问题展开讨论就尤为必要和有效了。我选做的是频率生成器的实验，对板子上的时钟进行处理，以生成要求的频率的信号。其中的难点是怎样用汇编语言编程实现数字各位的分别ASCII码显示。这用掉了我大半的时间，但完成后，那份喜悦就觉得一切都是值得的。
最后要做的，就是理解消化每个同学完成的实验。通过亲自重复别人的设计、验证步骤和结果比较，接触到了不同方面的知识，学到了各种技巧。同时，这也是升华自己，记录，总结了自己一个月的劳动成果。
不知不觉，我的暑期学习也接近尾声了。回想这一个月的学习生活，真的有些不舍。在这短短的一个月中，我也真正的学到了不少知识。在这段时间里，我对整个设计工作最有感触的就是所编的程序了，我开始逐渐意识到，步骤始终是死的（当然，拥有比较强的程序调试能力是很好的），最重要的最具灵魂性的食物还是程序，不管是纯软件编程还是硬件编程，程序的逻辑流程始终是影响一个设计能够实现它预定的功能和能否完美的执行的关键。当然这段时间我还是增长了很多的见识，尤其是增强了自己的动手能力。从对EDA设计一无所知到后来的能够熟练设计出一个应用系统，真的是一种跨越！非常感谢赵老师、共同学习的同学以及实验室的相关人员，正是有了他们的帮助和鼓励，我才得以进步和渡过一个有意义的暑假！
心得体会
4周的学习让我了解到很多的东西，至少它开始让我接触这个领域，并对它产生了浓厚的兴趣。4周的时间相对与这么庞大的知识系统来说显的有点短暂。我知道我现在懂的很少，懂的很偏，甚至很多都理解的有错误。但我相信有了兴趣加上不断的学习。我对这个EDA 和嵌入式系统开发将会有更多的了解的
在开始的2周，其实只有一周多2天的时间。最先接触的就是xilinx ISE9.1这个软件。对该软件的下载流程和设定有了一些了解。当然还有一些第3方的软件有Modsim和Synplify Pro，一个是仿真工具，一个是综合软件。对IP core也有了一点点的认识，估计要想掌握这门技术还需要一段时间。
这一周我总共做了几个列子来巩固以下对软件的认识和对VHDL 语言的了解，我做的列子有60进制计数器，4位全加器和4—2优先编码器，还弄了个简单的和IP core有关的程序，不过没做出来
60进制计数器中，我调用了2个十进制计数器用来控制十位和个位，然后把十位限定在5，各位限定在9，这样就可以形成一个60进制的计数器，到60后自动产生一个进位。
4位全加器中，我先用VHDL语言编了一个一位全加器，然后生成sch图。在另外新建一个sch工程，调用4个一位全加器，用sch图的形式搭了一个4位全加器。最后可由sch图得到VHDL的语言描述。以上2个列子我都用了modsim和Synplify Pro进行的仿真和综合，了解到了ISE自带的仿真工具和综合工具与第三方软件的不同，比
如，对同一个VHDL语言描述，两着综合后的结果几不一样，产生了两种不同的原理图，对这个现象不是很了解。另外对功耗分析报告也不了解。
在4—2优先编码器的列子中，对起进行MODSIM仿真时，由于用FORCE命令添加信号驱动比较困难，所以我用testbench文件来添加信号驱动，使自己能更深入的了解Modsim
另外，感触最深刻的不是软件，而是最原始的VHDL语言，有了VHDL语言后面的操作也就没什么了，创新点还是在编程上，后面的一些步骤只是为了改善和验证语言的结构和功能。
后2周师哥和师姐们开始讲一些其他相关的东西，如频谱分析，EDK，KSCMP3处理器和LCD键盘显示程序，很多东西现在都没明白。听完他们讲完的课程才知道自己了解的太少了，也太慢了。这个我们也慢慢开始了解sparta-3E板子上各种资源的驱动方法了。LCD 模块，DA和AD转换模块等等。编程上面，我们知道了嵌入一个处理器的核到板子上，然后可以用这种处理器的语言去编VHDL难以描述各种算法和程序。虽然VHDL语言有限制性，但对其进行综合和仿真，下载的时候必须还原为VHDL语言。而且遍头文件对各个模块进行连接协调工作的时候还需要VHDL语言。在这个时候，我深刻的感觉的自己对编程语言不够敏感。现成的程序都看不懂，更不用说自己编程了。相信在编程上面还有很长的路要走。
编程是基础，对各种软件的运用是实现设计的重要手段，对各方面咨询的了解才能有创新的源泉。我相信兴趣是学习的最好动力。4周
的学习给了我一个模糊的了解，给了我一个机会。我想我能通过以后的学习使这种了解更加清晰。
感谢帮助我的各位老师和各位学哥学姐，谢谢
EDA培训的心得体会
自动化0402 张小芳
在这个假期，我参加了EDA培训，这次培训，学院为我们提供了实验室，Xilinx公司为我们提供了Spartan-3E入门实验板，我们也得到了赵不贿等老师的诸多关怀。
作为自动化专业的学生，电子设计并不是我的强项，但是我想在假期多学一点知识，也想多了解一些Spartan-3E实验板的信息，再加上对数电的兴趣，我便报了名。一个月的时间并不算短，学会一种软件的操作也并不是一件难事。在这一个月中，我从不熟悉Xilinx ISE 9.1i 软件到对该软件有了一定的了解，这个过程既是我学习的过程，也是学哥学姐们给我们操作演示、让我们走捷径的过程。
在学哥学姐们的指导下，我很快就掌握了该软件的大体操作流程。我从最简单的2-4译码器实验做起，按照流程一步步操作下去，最后下载、烧板成功。熟悉了操作流程后，我做了几个稍微复杂的例子，如十进制加法器、8位液晶显示、四位多功能移位寄存器等。其中，只有8位液晶显示完全编译、下载、烧板成功，其余的都出现了一些警告，有的警告还是一样的，虽然这并不影响继续做下去，但我总想解决这些问题，我也问过其他同学，他们有的也出现了这些问题，但不知道该如何解决。在开始时，其余几个例子通过编译并得到正确的仿真波形后，下载到板子上时却观看不到现象，仔细研究后，才发现我所用的时钟频率为板子上的固定频率50MHZ，实在太高了，当然看不到现象了。要解决这个问题，就要添加分频器，这就用到了模块化操作。随着可编程技术的发展，越来越多复杂系统的核心电路利用FPGA设计完成，这些复杂系统经常需要使用百万门以上的大规模FPGA来设计，为缩短设计周期并在保证质量的条件下，模块化设计思路运用于FPGA/CPLD设计则成为很好的选择。将大规模复杂系统按照一定规则划分成若干模块，然后对每个模块进行设计输入、综合，并将实现结果约束在预先设置好的区域内，最后将所有模块的实现结果有机地组织起来，就能完成整个系统的设计。模块化设计是设计人员应该掌握的一种设计方法，现在利用这些例子可对我们进行模块化设计的训练。
在学习软件的过程中，我又一次体验了认真的必要性。我本是个认真的人，但也有出错的时候。在输入VHDL源程序后，进行综合（XST）时，却出现了错误，我仔细读了错误信息，并检查出错的行，以及它的前后，当终于发现原来该行语句少了个分号时，真是哭笑不得。如果不知道出错的原因，而随便乱改，很可能越改越错。再有，就是我对板子各部分的结构、作用还不熟悉，所以在分配引脚，而当引脚分配不太合理时，在进行FPGA Editor时，会出现错误ERROR：pack:1107_unable to combine the following symbols into a single IOB。有时虽然没报错，但烧板时也没有成功，因此，对Spartan-3E实验板还要进一步熟悉、研究，知道各部分的功能，这样才能合理分配引脚，有效利用板子。
这次培训，也是锻炼我们自觉学习、吃苦钻研的机会。在学哥学姐的
教授下，我们很快就熟悉了对Synplify Pro 和ModelSim的大体操作流程，利用它们，可以看到RTL图，查看仿真波形验证结果是否正确。但在进行ModelSim仿真，给各个输入引脚输入初始值条件的命令时，对于一个变量但是有多位的命令，我就不知道该怎样进行命令了，比如，进行四位多功能移位寄存器的仿真时，有一个控制左移、右移的变量s，它有四种状态：00、01、10、11，但在进行命令时，虽然看了出现的格式提示，但总是出现输入格式错误的问题。翻了几本参考书，才看到有关命令行的内容，解决了这个问题，其实，这个问题挺简单的，但当时自己却不会。我们其实有许多要学习的东西，这要靠我们自觉地学习、钻研。
在熟悉了利用源程序代码输入进行的一系列操作后，我自学了利用状态机和原理图输入的方法生成仿真图的内容，按照书上所写的步骤，一步步做下去，然后自己再做一遍，操作流程其实很简单，但要想真正理解、掌握更多的内容与技巧，那肯定是要花费时间与精力的。在用原理图输入工具—ECS设计时，可以很方便地使用生成的模块进行模块化设计。
Xilinx ISE 9.1i 软件功能强大，有更多的内容与技巧需要我们去钻研、掌握。这次培训，给我们提供了设计的机会，增强了我们软硬件结合的能力，这也是办班的目的之一。我们这一批学员是这个培训班的第一届学员，我们学习过程中遇到的问题、经验可以为以后的学员提供一些帮助，但是最重要的是要发挥自己的主观能动性，借鉴别人的经验，化为自己的知识，从而真正从培训中学到知识。
FPGA学习总结
时间过得很快，一个月一晃就过去了，现在就来总结一下这次学习的收获。
通过本次与大家一起学习，我掌握了FPGA设计的整个流程——新建一个工程到下载配置的实现。与此同时，通过实验，我掌握了以下几点：
1.PS2键盘控制器的实现
键盘控制器主要分成两个子模块，一个是接口通信模块，主要完成键盘扫描码数据的采集；一个是中央控制模块，主要完成扫描码到ASCII码的转换，并对一些操作的相应处理。这里设计的难点在于状态的控制与切换。
2.LCD液晶显示器的使用
利用PicoBlaze软核实现LCD的控制。通过KCPSM3控制器，将键盘控制器输出的数据送给LCD显示。数据采集时采用中断方式，只要中断响应，就将采集到数据就送给LCD 显示。
3.VGA控制器的设计
VGA控制器主要包括颜色查表、寄存器、颜色处理器、输出FIFO和视频定时发生器等几个部分。颜色查表保存了256个色分辨率R、G、B所有可能的颜色，每种像素由R、G、B 每种颜色8位数据组成。该设计的难点在于各个功能模块的划分以及视频定时发生器的设计，它要生成显示需要的各种同步信号，这些信号和时序关系密切，必须对显示器的工作原理非常熟悉。
当然，我还有许多问题等待解决，比如利用RS232实现PC机与实验板的数据通信、视频解码器的配置、ITU R656解码的实现、RGB从数字信号到模拟信号的实现等等。同时，我还要加强对硬件语言和硬件内部逻辑结构的掌握，加强对复杂程序测试文件的编写，加强对设计软件的深入理解。
在本次学习过程中，我深切体会到集体力量之大，遇到问题时，有时孤掌难鸣，这时大家一起探讨问题，一起解决问题，同时互相帮助，互相鼓励，互相学习！每个人看待问题的视角不同，得到的结论也就不同，智慧火花的碰撞往往能把问题解决甚至得到多种解决方案。源于对知识的渴望，源于对FPGA的热爱，同学们你追我赶，形成一股学习热潮。大家想学好FPGA的那股拼劲更激起了我的学习热情。
这个月虽然结束了，然而绝不是中止，仅仅是个开始，路还在前方！我们只是站在山脚下，现在看到的仅仅是露出云端的半山腰，想要登上高耸云端的巅峰，必须付出艰辛的努力。
感谢赵老师给我们提供这次宝贵的学习机会以及对我们的帮助！感谢景老师对我们的指导！感谢周老师和蒋老师在学习过程中给我们提供的帮助！感谢各位同学对我的帮助！
总结
机械电子杨仁宇
首先很感谢赵老师开展EDA研讨班，给我们提供良好的实验室条件；感谢赵老师一个月来悉心栽培和循循善诱的教导；感谢同学们的热心帮助，在同学们的热心帮助下学习中遇到的问题的到迅速解决，在同学们的报告帮助下，我的学习效率的到了大大的提高。一个月来，和同学们合作得非常愉快，基本上也获得的预期的效果。
在这个月先后学习了，ISE软件的使用，VHDL语言和运用VHDL文件输入做一些电路设计的例子。由于专业背景的原因，之前没有接触过硬件描述语言和一些相关软件的使用，我入门和作例子都比较慢。基本上都是跟在同学们的后面做的，绝大多数是在重复练习同学们教的例子。只是勉强可以跟得上进度，同学们技术精湛我没能给提供一点自己知识来共享，这是我觉得最遗憾的。下面详细陈列我一个月来所作过的东西
1．学习ISE软件，熟悉从原程序输入到下载到芯片整个过程。
2．学习Modelsim的基本用法，能用于简单仿真。有了一个最肤浅的认识。
3．学习synplify pro综合工具
4．学习了chipscope pro内核的调用。
5．作了译码器电路，计数器，音频发生器等简单电路
6．运用kcpsm处理器实现时钟LCD显示。
7．学习了xlinx sopc EDK
在学习过程中体味最深的一点就是小组研讨式学习，效率高、进步快，而单自一人闷头学习闭门造车事倍功半，同时多运用网上资源，回使问题更简单化一些，运用网上论坛的讨论空间也跟研讨班一样有异曲同工之妙。
学FPGA以来的一些体会
以前总是抱怨没有实验条件,学习总是停留在看书本,而实践能力太差.暑假前机会终于来了,就迫不及待地报了名,当时知道掌握FPGA是硬件设计的基本技能,也是向很有前途IC设计的一座桥梁, 而对于我的课题,以后的发展方向,FPGA在其中的应用和位置,我却一直没有规划的特别清晰,我知道这样的学习条件很难得,错过会很可惜.在对FPGA不是很清晰的状况下,我还是报了名,我有种学一点东西是一点的心态.而以后这种摇摆不定的想法曾一度让我觉得特别的痛苦,我想不清楚我到底在有限的不到两年时间内,我应该每天做什么才对. 而时间又在一天天的流逝. 从开始到现在的结束，我一直被这一问题影响着。
但我仍然对FPGA怀有很大的热情，每天在实验室内度过，每天总能给我带来新的收获，从对ISE一无所知到对开发流程的轻车熟路，从把一个处理器内核嵌入到FPGA内的想象到动手把它实现。这些所得能轻松的实现，完全是学在前面的同学手把手教的结果，我在这里感受到了团队力量的强大，让我一个人在这里摸索，我努力一个月也不会达到现在收获。我对身边同学的帮助心存感激，他们不光帮助了我，也使我明白助人是多么令人愉快的事。一起学习新知识竟会是这么的轻松，这是我以前没有经历过的。看来我以后学习的方法要做调整了，我会更多的和身边同学交流，而不是自以为聪明的在一旁闭门造车。
回过头来，再看前面的困惑，觉得有点不应该，知识本来就是
一个融会贯通的体系，一门知识的精通，会带给你学习的技巧，成功的信心和其独特的思维习惯，这些所得会让你学别的知识更容易获得成功。被学什么不学什么，该学什么不该学什么困扰着，而对学知识本身的乐趣却没有了热情，现在想来就有点得不偿失了。
我的另一些感受是，先进的技术必定缺少不了现代科学的管理，试想，微软庞大的操作系统让一两个天才，或一群没有有效管理的天才来做，是肯定创造不出来这一伟大产品的。另外有一句话说的也很好，优秀的工程师也应该是生活中的优秀工程师，工程中严谨的态度，有条不紊的工作计划，在生活中，也应该这样。这样才能成为一个优秀的人。总之学习，工作和生活也是可以融会贯通的，把它们割裂开来只会让一个人失去活力。
EDA学习总结
在EDA实验室暑假一个月的学习，使我受益匪浅。这不仅增强了我对EDA设计的兴趣，更掌握了基本的电路设计流程、方法以及技巧。具备了这些基本知识，为今后的自主学习奠定了良好的基础。
由于在这之前从没接触过Xilinx公司的器件和开发环境，所以第一周主要工作就是迅速熟悉整个ISE开发环境。这当中包括Project Navigator下的FPGA Editor，Constraints Editor程序编写约束工具；ISE自带和ModelSim等仿真工具；Floorplanner，Impact 引脚锁定配置工具；以及CORE Generator IP核生成工具；System Generation和EDK 系统生成工具等。通过学习同学翻译的软件资料和精彩演示，一个简单的例子完整的做下来，我很快就上手了。
接下来就是大家共同学习和交流了。用的是一本FPGA在嵌入系统中应用的教材，以此为蓝本，一步步学习相关的知识和技术。一开始，老师就强调团队合作很重要。分工合作是最好的学习方法，每个同学都负责一块内容，先自己理解和掌握了，然后再给大家讲解。这样，在很短的时间内，就共同学到了各种各样的知识，而节省了时间和精力。我负责重点攻克的是8位微处理器的应用。有了这样一个成熟的IP软核，许多难以用VHDL编程实现的操作就都迎刃而解了。而这样一个IP，不同于硬件的处理器，它VHDL实现的映射很不容易理解，尤其是涉及到存储和指令译码等，就束手无策了。但只要坚持，多看几遍程序，从整体上把握还是可以掌握其基本原理和应用编程的。经过浏览网上的资源和讨论，我整理了两个较简单和有效的例子，在PicoBlaze控制下实现的中断和LCD显示实验，仿真、下载完成后，再在此基础上理解和掌握它的应用就事半功倍了。
为巩固所学知识，在板子上的实现较复杂的实验，并就个人独立完成中遇到的问题展开讨论就尤为必要和有效了。我选做的是数据采集的实验，由ADC采集数据，并传输到FPGA 中，经FPGA处理后，显示在LCD上。整个硬件电路都已搭好，所要做的就是编程实现接口及控制。处理好中断采集和总线接口及时序，这就完成了一半；再把LCD显示模块包进
来，整个系统就可以进行测试了。其中的难点是怎样用汇编语言编程实现数字各位的分别ASCII码显示。这用掉了我大半的时间，但完成后，那份喜悦就觉得一切都是值得的。
最后要做的，就是理解消化每个同学完成的实验。通过亲自重复别人的设计、验证步骤和结果比较，接触到了不同方面的知识，学到了各种技巧。同时，这也是升华自己，记录，总结了自己一个月的劳动成果。
不知不觉，我的暑期学习也接近尾声了。回想这一个月的学习生活，真的有些不舍。在这短短的一个月中，我也真正的学到了不少知识，尤其是增强了自己的动手能力。从对EDA 设计一无所知到后来的能够熟练设计出一个应用系统，真的是一种跨越！非常感谢赵老师、共同学习的同学以及实验室的相关人员，正是有了他们的帮助和鼓励，我才得以进步和渡过一个有意义的暑假！
心得
在暑假里，我参加了EDA第一期的研讨班，我从一个EDA的门外汉到基本掌握了Xinlinx ISE9.1i 这个软件。在四个星期的学习中，对这个软件及其辅助工具的使用也有了不少经验，下面我就谈一下我的经验
1．ISE工程管理器――Project Navigator
在创建一个新工程的时候，要注意顶层文件是哪种形式，有HDL，
Schematic,ECS,NGC/NGO这些形式，器件的选择也要根据板子来选择
合适的器件。
2．HDL语言的输入
在输入HDL代码前要新建一个资源，这里要注意新资源的名字不可与
关键字相同，也不可以数字开头。
在输入完后要先保存才可进行编译综合。
编译综合的时候，出现的警告一般不影响其它步骤的执行3．原理图输入――ECS
ECS的输入我做得比较多。
首先在元件选择时一定要选择正确的元件，这是成功的前提。若知道元
件的名字，可以直接在元件过滤框中输入，这样比较快。但如果不知道
元件的名字，只好在元件框中慢慢选了
其次布线时，线要连接到管脚，不可有虚接的现象出现。因为有时候这
种情况有时编译不会出错，但是功能却已大不同，而且这种情况比较难
发现。所以布线要仔细。
再者，一定要先给总线命名，才能添加总线分支。
总线的名称命名格式BusName（X:Y），其中为BusName是总线名称，
“（）”为总线表示符号，X为MSB，Y为LSB。而总线分支信号网线
名称格式为“BusName(a)”的形式，其中”BusName”是总线名称，“a”
为在总线MSN与LSB之间的一个阿拉伯数字，表示信号线标号。要注
意的是：总线分之信号的名称一定要与总线信号名称一致，而且总线与
总线之间的名称不能相同。
最后，一个完整的原理图应给输入输出引脚命名。原理图输入完后，其
它的操作同HDL输入相同
4．使用StateCAD设计状态机
①状态机的设计流程是从左至右依次使用操作工具栏按钮的过程，记
住了这一点也就基本上掌握了这种设计方法
②编辑状态时，VHDL语言中使用的是非阻塞赋值符号“<=”，而Verilog
语言使用的则是阻塞赋值符号“＝”
③生成的状态机无法再生成原理图模块，也无法再进行综合及管脚约
束来实现硬件下载。解决方法是可以新建一个工程，工程中再调用
状态机自动生成的VHDL语言，这样就可以下载到硬件了5．IP核要先生成，才能添加到工程中。由于我们使用的软件是评估板，可能不支持IP核的使用
6．使用逻辑分析仪――ChipScop Pro Core时要在连接上板子并且下载成功，且硬件运行结果与要求结果符合时才能进行。要根据实际需要进行
参数的选择
7．使用Synplify Pro进行综合时一般默认最底下的文件为工程的顶层文件，所以在添加文件时要把顶层文件移到最下面。设计频率不易约束太高，也不易约束太低，一般比设计需求频率高5％～10％。要将硬件顶层原语声明为黑盒子。声明方法为仅仅对端口声明而无实际功能。另外需要将Synplify Pro安装目录下“lib\Xilinx”子目录中的VHDL模块声明文件拷贝到”\watch_sc\Synplify_Pro”工程目录下。
8．生成仿真波形时若有使能信号的输入，则要生成测试激励波形，给定输入信号后，再进行行为级仿真，这样不会出现高阻态。最好每次行为级仿真前都生成测试激励波形。进行Model Sim仿真时，注意输入命令的格式
当然我只能说自己入了门，还有很多不懂的地方。像如何使用LCD 来进行相关设计。很多比较有意思的实验都用到了LCD，不会用它的话想要再这方面有所进步就比较难了。还有对中断也有不理解的地方，还要在这些方面继续前进。
经过几周的努力，我掌握了仿真工具，综合工具，片内逻辑分析工具的使用流程。
仿真工具比ISE自带的仿真工具具有更好的仿真性，它可以仿真复杂的设计，对于验证设计的逻辑性有很大作用。综合工具是比较常用的综合工具，它对复杂的设计的综合性相当好。
了解使用片内逻辑分析工具对板子的内部逻辑进行分析的步骤，及如何查看分析结果。
不过对于上面软件工具的细节参数的理解和设置还不清楚，有待下面进一步研究和探索。
此外，还LCD做了一些例子。通过几周的练习，我认识到参考书上的程序，看了没有任何语法错误，逻辑上也说得通。但仿真的时候
却出不来。自己再修改程序，再进行仿真。反复了好几回，终于仿真出预期的仿真波形。
例外，掌握了分模块进行设计，并进行模块间调用，并学会用原理图设计出数字时钟。
这几周对原理板也做了一点了解，能够对板子进行简单的运用。由于对板子还不太了解。所以程序跟板子不对应，到引脚分配和约束的时候不对等。使得无法配置。因此还需对
板子做进一步研究，才能下载配置成功，并能看到正确的结果。
下面的学习做更深的研究，争取下载配置成功几个比较复杂的例子，并把过程写出来。
我觉得我们应该从最基础的例子开始做起，把基本的掌握了以后。复杂的例子才能弄懂，弄明白。复杂的例子由若干个简单的模块组成的，各个模块都做正确了才能整体上综合和仿真通过。因此，做好基础的，才能做真确复杂的。
这几周，我觉得同学之间的讨论还不够。这使我们浪费了很多时间和精力。就像我时钟的LCD显示做了很久都做不出来。最后还是在别人的指导下完成的。如果，我们讨论一下。我就不会浪费时间了，可以有时间研究其他实验。此外，我认为开始应该几个人一个小组只做一个例子，一个例子，一个例子的来。这样，当遇到难题时，大家一起想办法解决，效率高。反而比你一个，我一个的做速度快。这样既培养团队意识，又能提高每个人的能力。
结束
学习心得
四周的EDA研讨班，一晃就过去了，回想学习过程的点滴可以总结为：“学并快乐着”。
因为整个学习过程只有4周的时间因此每周我都过的很充实，也的确学到了很多的知识。
第一周学习和熟练使用Xinlinx ISE软件
Xinlinx ISE软件我们都是第一次接触，先是一位同学先做前期的翻译，他学的很好，并给我们做了仔细的讲解，开始的时候，因为我有点私事，第一天听的云里雾里，看到其他的同学在总结的时候都能运用的很好，我的心里很着急觉得自己真是笨的可以了，但后面的路还很长，必须要迎头赶上，不能一开始就落后。我问，多思考终于在两天后我就能基本熟悉软件的功能和操作流程了，很高兴！这周接下来的事情也就是熟悉软件的使用。在经过几天的学习后，我用Xinlinx ISE软件和Digilent Spartan 3E设计开发板设计了三人表决电路。初步熟悉了软件的使用以及下载验证的过程。
第二周学习其他的第三方仿真工具
除了使用Xinlinx ISE自带的仿真工具外，第三方仿真工具具有很多的强大工能，在这周，有几位同学给我们讲解了相关软件如EDK，逻辑分析仪等的使用说明。如果说上一周学的是基本的内容的话，那么这周的内容则是以前内容的补充。学习了这些软件后就可以利用他们在相关方面的强大功能进行更为复杂的设计，但很遗憾，在四周的学习时间内我没有涉及的更为深入，对这些软件也只是停留于了解的层次因此在理解上也不够，这也是我以后的学习中需要加强的地方。在这次我没有讲解内容，和有些同学相比要轻松一些，出了听他们的讲解外我还是熟悉软件的使用，做一些难度大的例子，在做的饿过程中遇到了痕迹多的问题，我积极地和周围的同学讨论，觉得在思考后的讨论是非常有效果的。比如说在对编译好的程序进行时序约束时，我原以为只要随便设置一个值就可以了，结果我约束好的程序经常会报错。后来同学提醒我看便宜报告，果然报告中详细地给出了时序约束中相关量的设置要求，参考报告中给出的量在约束，的确警告没有了！第三周翻译外文资料，做例子
这周我们每人都做了一些翻译工作，内容主要是关于软件的使用以及开发板的基本资料，通过翻译我们夹生了对软件的熟悉以及对开发板的了解。这周是自主学习的过程，再这个过程中可以不断的创新，我们周围有同学利用现有的源代码经过自己的理解后在开发板上实现，觉得很佩服，我自己做的例子均以失败告终，究以主要原因是因为我不肯动脑筋思考。一遇到错误的地方就放弃再选择别的例子，就象猴子摘玉米样的！最终导致两手空空！以后做事情的时候也要吸取这样的的经验教训。
第四周完成实验报告
这周是最后一个礼拜了以前的所有学习成果将要以文本的形式写出来，我做的两个实验是：数字密码锁和带数字显示的秒表。设计的软件使用和知识都是在第一周中内容的一些补充，对第三放软件以及添加IP核方面并没有涉及，因此，觉得现在又火刀了从前，同学们互相开玩笑说是由容易到复杂再到容易！
总结四周的学习过程，认为自己需要补充和提高的地方还很多。不但学习的太带要积极端正，而且要勤动脑筋思考，只有发现问题才能进一步解决问题，从而达到提高自己。也谢谢老师们为我们提供了这么宝贵的学习机会！
EDA研讨学习感言
20世纪80年代，随着电子技术的不断发展，对数字电路设计的要求越来越高。同时，电路设计的复杂度也在不断地提高，其主要的影响就是直接推动了EDA（Electronic Design Automatic，电子设计自动化）的发展。随着EDA的发展，硬件电子电路的设计几乎全部可以依靠计算机来完成，这样就大大缩短了设计周期，从而为许多用户所青睐，也进一步使得EDA技术变得成熟。
EDA要求必须使用硬件描述语言来描述电子电路。其中包括VHDL，VerilogHDL，ABEL-HDL，AHDL和硬件C语言。而VHDL语言是最流行也是应用的最广泛的语言，其全称是Very-High-Speed Integrated Circuit Hardware Description Language，即“超高速集成电路硬件描述语言”。
EDA技术作为数字电路设计一门重要的技术，有其很多设计开发工具，其中Xilinx公司的ISE系列软件就是一个很好的开发软件，功能强大，基于FPGA的实现几乎如图软件一样可以随心所欲，其自动化设计大大提高了开发效率，加强了设计理念，正是我们所要掌握的未来主导开发的设计软件。
作为新时代青年的我，为紧跟世纪科技进步，投入到了学习这门先进技术的行列，虽然只是短暂的四周时间，不过能和大家在一起共同探讨和学习，也是一件令人愉悦和难忘的事，也对我今后的人生道路起着不可估量的影响。
作为这其中的一员，在我刚刚接触到这门技术的时候，它所带来
EDA课程总结报告 一、EDA技术简介 1.EDA技术的概念 EDA即Electronic Design Automation的缩写，直译为：电子设计自动化 EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。 2.EDA技术的目的和意义 EDA技术以规模巨大的可编程逻辑器件（PLD）作为进行电子设计的载体，硬件描述语言（HDL）作为系统逻辑描述的一种主要表达方式，通过它来完成对系统逻辑的描述，再依托具有强大功能的计算机，通过运用与 EDA 技术相应的工具软件，完成电子系统的自动化设计。这种技术的应用使设计人员得以高效快速地完成设计任务，使设计所用周期时间得以缩短，减少了设计所需的投入成本。 20 世纪70年代由于计算机及集成电路的急剧发展，使电子技术受到剧烈
的冲击，其更新换代的周期不断缩减，而专用的集成电路却不断提升其设计难度，致使两者之间的矛盾逐渐扩大，这就使得电子技术要不断地更新，从而满足电子产品生产的需要，经过近几十年的发展，电子设计技术大致经历了三个主要的发展阶段，从初期的 CAD 阶段到CAE 阶段再到现在的 EDA 阶段，电子设计技术取得了飞跃性的发展。EDA技术最特别之处在于它的设计流程，与传统自下而上的电子设计流程恰恰相反，EDA技术选择使用自上而下的设计流程，它从电子系统设计的整体出发，在进行设计之前就将系统中各部分之间的结构规划好，在对方框图进行划分时完成相关的仿真和纠错工作，使用 HDL 对高层次逻辑进行描述，并运用综合优化方法完成所有有关工作，然后通过使用 EDA 技术，可以帮助用户实现对系统中任意一项硬件功能进行系统描述，最后再利用现场可编程门阵列（FPGA）或复杂可编程逻辑器件（CPLD）来实现电子系统设计的结果。这种先进的电子技术有效地解决了传统电子设计技术的弊端，减少了实际应用中出现故障的几率，从而使设计效率得以大幅度提升。 二、EDA技术发展现状 EDA 技术发展迅猛, 逐渐在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。 在教学方面: 几乎所有理工科( 特别是电子信息) 类的高校都 开设了EDA 课程。主要是让学生了解EDA 的基本原理和基本概念、掌握用VHDL 描述系统逻辑的方法、使用EDA 工具进行电子电路课程
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
实验：交通灯设计 一、设计任务及要求： 设计任务：模拟十字路口交通信号灯的工作过程，利用实验板上的两组红、黄、绿LED作为交通信号灯，设计一个交通信号灯控制器。要求： （1）交通灯从绿变红时，有4秒黄灯亮的间隔时间； （2）交通灯红变绿是直接进行的，没有间隔时间； （3）主干道上的绿灯时间为40秒，支干道的绿灯时间为20秒； （4）在任意时间，显示每个状态到该状态结束所需的时间。 主干道 图1 路口交通管理示意图 设计要求： （1）采用VHDL语言编写程序，并在QuartusII工具平台中进行仿真，下载到EDA实验箱进行验证。 （2）编写设计报告，要求包括方案选择、程序清单、调试过程及测试结果。 二、设计原理 1、设计目的： 学习DEA开发软件和QuartusII的使用方法，熟悉可编程逻辑器件的使用。通过制作来了解交通灯控制系统，交通灯控制系统主要是实现城市十字交叉路口红绿灯的控制 2、设计说明
（1）第一模块：clk时钟秒脉冲发生电路 在红绿灯交通信号系统中，大多数情况是通过自动控制的方式指挥交通的。 因此为了避免意外事件的发生，电路必须给一个稳定的时钟（clock）才能让系统正常运作。 模块说明： 系统输入信号： Clk: 由外接信号发生器提供256的时钟信号； 系统输出信号： full：产生每秒一个脉冲的信号； （2）第二模块：计数秒数选择电路 计数电路最主要的功能就是记数负责显示倒数的计数值，对下一个模块提供状态转换信号。 模块说明： 系统输入：full: 接收由clk电路的提供的1HZ的时钟脉冲信号； 系统输出信号：tm：产生显示电路状态转换信号 tl：倒计数值秒数个位变化控制信号 th：倒计数值秒数十位变化控制信号 （3）第三模块：红绿灯状态转换电路 本电路负责红绿灯的转换。 模块说明： 系统输入信号：full: 接收由clk电路的提供的1hz的时钟脉冲信号； tm: 接收计数秒数选择电路状态转换信号； 系统输出信号：comb_out: 负责红绿灯的状态显示。 （4）第四模块：时间显示电路 本电路负责红绿灯的计数时间的显示。 模块说明： 系统输入信号：tl：倒计数值秒数个位变化控制信号； th：倒计数值秒数十位变化控制信号； 系统输出信号：led7s1: 负责红绿灯的显示秒数个位。 led7s2：负责红绿灯的显示秒数十位。 三、设计方案
课程设计 设计题目： 学生姓名： 学号： 专业班级： 指导教师： 2015年月日
设计 题目成绩 课 程 设 计 主 要 内 容 指 导 教 师 评 语 签名：20 年月日
设计题目：测量放大器电路原理图和PCB板设计 一、实验目的 1.了解学习Protel 99SE的目的与意义； 2.掌握Protel 99SE绘制电路原理图方法与技巧； 3.掌握PCB设计方法与技巧。 二、实验要求 1.利用Protel 99SE绘制一张电路图; 2.对绘制好的电路图进行ERC检查; 3.生成网络表; 4.生成元件列表; 5.利用Protel 99SE完成对应的双面印刷电路板设计。 三、功率放大器设计 实验原理图如下图所示： 图1
四、protel制图 4.1设计电路原理图 1.电路原理图 电路原理图的设计是整个电路设计的基础，因此电路原理图要设计好，以免影响后面的设计工作。电路原理图的设计一般有如下步骤： (1)设置原理图设计环境； (2)放置元件； (3)原理图布线； (4)编辑和调整； (5)检查原理图； (6)生成网络表。 2.设计印刷电路板 印刷电路板设计是从电路原理图变成一个具体产品的必经之路,因此,印刷电路板设计是电路设计中最重要、最关键的一步。通常，印刷电路板设计的具体步骤如下： (1)规划电路板； (2)设置参数； (3)装入网络表； (4)元器件布局； (5)自动布线； (6)手工调整。 4.2 绘制测量放大器电路原理图 原理图设计最基本的要求是正确性，其次是布局合理，最后是在正确性和布局合理的前提下力求美观。根据以上所述的电路原理图设计步骤，两级放大器电路原理图设计过程如下： 1.启动原理图设计服务器 进入Protel 99 SE，创建一个数据库，执行菜单File/New命令，从框中选择原理图服务器（Schematic Document）图标，双击该图标，建立原理图设计文档。双击文档图标，进入原理图设计服务器界面。如图2
实训过程及心得 短暂的三周实训已经过去了，对于我来说这三周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这三周具体的实训过程及我自己的一些心得体会。 “实践永远是检验真理的唯一标准”，只有把理论真正的付诸于具体的实践过程中才能得到自己所想要的东西。我们这次实训的主要是EDA课程，EDA全称：Electronic Design Automation( 电子设计自动化)，这门课程是本学年新开的课程而且以前也从未接触过这门课目，所以，初学这门课程难免有些吃力。这几周实训是通过EDA （Quartus Ⅱ）软件上机练习实习程序，Quartus Ⅱ软件虽然以前上课接触过几次，懂得一些基本知识，但具体操作起来还是不怎么熟练，软件大多的功能还没弄明白。这次实训是编译课本上的“出租车计费程序、交通灯控制“两个程序，老师对我们给我们提出的要求是：弄明白两个源程序的内在逻辑关系、对两个程序进行时序仿真、通过各个板块画出最后两个程序的总逻辑图还有就是锁定芯片管脚。由于以前接触Quartus Ⅱ软件比较少，所以，有时候就给这次的实训带来了一些困难。比如说对实训程序进行时序仿真观察波形，如果不设置合理的仿真开始、结束时间和合理的仿真波形周期等等就不会得到想要的输入输出信号波形。还有就是在解读两个程序时遇到了很多问题，
比如说，在出租车计费的进程中的定义的a、b、aa三个变量不知道在程序里具体代表的是什么含义就无法读懂这三个变量在这个小模块所组合在一起的在整个大程序中起到的作用，进而也就看不懂整个程序。所以，要想把整个大程序完全的读懂一定要把各个小的细节都彻底的要弄明白。其次就是在最后的锁定芯片管脚的时候不确定是应该锁定哪些管脚，看课本也找不到自己要的答案，课堂笔记上记得也不全，困扰了我好长时间，最后在老师和同学的帮助下终于锁定了芯片管脚。这两个是我在实习中遇到的两个比较大的问题，其他的还遇到了很多其他的小问题。例如，输入完整个程序在对程序进行检验的时候对出现的一些小错误经常会找不到错误的所在，进而影响了下一个操作步骤。另外还有几次在建立工程项目名字和保存程序的名字的时候总是与程序中实体的名字不相符导致程序不能正常使用，与课本的理论知识相背驰。在最后结束完实训的时候自己总结了一下在实训中遇到的诸多问题，最终的原因还是课本的理论知识掌握的不扎实使我在实训的过程中出现了一些本不应该出现的错误，给自己带来了一些障碍和麻烦。至此，本次的实训也告一段落。 以上是这三周实训的具体过程和在实训训过程中遇到的一些困难，下面是我这三周实训下来的一些心得体会。 三周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对Quartus Ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是
eda课程设计心得体会 写心得体会是困扰很多人的问题，心中有很多想法，想说却不知道怎么写下来。下面本栏目搜集了eda课程设计心得体会，欢迎查看，希望帮助到大家。 eda课程设计心得体会一这次EDA课程设计历时两个星期，在整整两个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。在波形仿真时，也遇到了一点困难，想要的结果不能在波形上得到正确的显示：在设定输入的时钟信号后，数字秒表开始计数，但是始终看不到秒和小时的循环计数。后来，在数十次的调试之后，才发现是因为输入的时钟信号对于器件的延迟时间来说太短了。经过屡次调试，终于找到了比较合适的输入数值：时钟周期设置在15秒左右比较合适。另外，Endtime的值需要设置的长一点：500us左右，这样就可以观察到完整的仿真结果。
其次，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。 总的来说，这次设计的数字秒表还是比较成功的，在设计中遇到了很多问题，最后在老师的辛勤的指导下，终于游逆而解，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。最后，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！
电子科技大学成都学院 实验报告册 课程名称：EDA实验与实践 姓名：魏亮 学号：2940710618 院系：微电子技术系 专业：集成电路设计与集成系统（嵌入式） 教师：李海 2011 年12 月12 日
实验一：计数器 一、实验目的： 学习计数器的设计，仿真和硬件测试； 进一步熟悉Verilog HDL的编程方法。 二、实验原理和内容： 本实验的原理是利用复位信号rst，时钟信号clk，输出cout ，实现由0自加到学号（即18）。 本实验的内容是利用Quartus Ⅱ建立一个自加至18的计数器，并进行仿真测试。 三、实验步骤： 1. 启动Quartus Ⅱ建立一个空白工程，然后命名为count . qpf 。 2. 新建Verilog HDL源程序文件count.v，输入程序代码并保存， 然后进行综合编译，若在编译过程中发现错误，则找出并更正错误， 直到编译成功为止。 3. 建立波形仿真文件并进行仿真验证。 四、实验数据和结果： module count (clk,rst,cout); input clk,rst; output[5:0] cout; reg[5:0] cout; always @ (posedge clk) begin if(rst) begin cout=cout+1; if(cout==5'b10011) cout=0; end end endmodule
五、实验总结： 进一步熟悉仿真测试和Verilog HDL 编程方法。
实验二：流水灯 一、实验目的： 通过次试验进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及Verilog HDL的编程方法；学习简单的时序电路的设计和硬件 测试。 二、实验原理和内容： 本实验的内容是建立可用于控制LED流水灯的简单硬件电路，要求在实验箱上时间LED1~LED8发光二极管流水灯显示。 原理：在LED1~LED8引脚上周期性的输出流水数据，如原来输出的数据是11111100则表示点亮LED1、LED2。流水一次后，输出数据应 该为11111000，而此时则应点亮LED1~LED3三个LED发光二极管，这 样就可以实现LED流水灯，为了方便观察，在源程序中加入了一个分频 程序来控制流水速率。 三、实验步骤： （1）启动QuartusII建立空白工程，然后命名为led.qpf。 （2）新建Verilog HDL源程序文件led.v，输入程序代码并保存（源程序参考实验内容），进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 （3）FPGA引脚分配，在Quartus II主界面下，选择Assignments→Pins，按照实验课本附录进行相应的引脚分配，引脚分配好以后保存。 （4）对该工程文件进行最后的编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 （5）打开试验箱的电源开关，执行下载命令，把程序下载到FPGA试验箱中，观察流水灯的变化。 四、实验数据和结果： module led(led,clk); input clk; output[7:0] led; reg[7:0] led_r; reg[31:0] count; assign led=led_r[7:0]; always @ (posedge clk) begin count<=count+1';
CPLD与电子CAD报告 班号： XXXXXXXXX 序号： XXXXX 学号： XXXXXXX 姓名： XXXXXXX 同组同学姓名： XXXXXXX 三峡大学电气与新能源学院 1
CPLD及电子CAD ?前言 VDHL初步理解和软件常规操作 ?第一章 VHDL中的进程、信号与变量 ?第二章并行语句、顺序语句 ?第三章循环语句、双向口 ?第四章数字钟综合设计 ?第五章Protel原理图、PCB图 ?总结学习CPLD心得和体会 前言 VDHL初步理解和软件常规操作 一，VHDL的历史 1982年，诞生于美国国防部赞助的vhsic项目 1987年底，vhdl被IEEE和美国国防部确认为标准硬件描述语言，即IEEE-1076（简称87版） 1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本 1996年，IEEE-1076.3成为VHDL综合标准 二，VHDL软件Max+plusⅡ的常规操纵方法 1）新建文件后，输入项目文件名(File-Project-Name)（此时save as名称如果是程序则需要用vhd结尾保存文件） 2）输入源文件(图形、VHDL、波形输入方式) (Max+plusⅡ-graphic Editor；Max+plusⅡ-Text Editor；Max+plusⅡ-Waveform Editor) 3）指定CPLD型号，选择器件(Assign-Device)（应选择EP1K 30TC144-1）4）设置管脚、下载方式和逻辑综合的方式 (Assign-Global Project Device Option,Assign-Global Logic Synthesis) 5）保存并检查源文件(File-project-Save & Check) 6）指定管脚(Max+plusⅡ-Floorplan Editor)（具体的管脚应该参考 2
一．名词解释 EDA 电子自动化设计electronic design automation FPGA 现场可编程门阵列field programmable gate array CPLD 复杂可编程逻辑器件complex programmable logic device ASIC 特定用途集成电路application specific integrated circuit IP 知识产权intellectual property SOC 片上系统system on a chip FSM 有限状态机finite state machine MPW 多用途晶圆multi project wafer DSP 数字信号处理器digital signal processor MCU 微程序控制器micro control unit HDL 硬件表述语言hardware description language VHDL 超高速集成电路硬件描述语言 very high speed integrated circuit hardware description language 二．简答题 1.top-down方法：从系统硬件的高层次抽象描述向低层次物理描述的一系列转化过程。从顶向下设计由功能级，行为级描述开始；寄存器传输（RTL）级描述为第一个中间结果，再将RTL级描述由逻辑综合网表或电路图；利用EDA工具将网表自动转换换成目标文件下载到现场可编程门阵列|复杂可编程逻辑器件或通过自动布局布线设计成专用集成电路，从而得到电路与系统的物理实现。 2.逻辑综合主要通过综合工具，依据设计人员设定的时序，面积等约束条件，将与工艺无关的RTL级的电路逻辑描述程序，转化为与工艺相关的电路，是将程序设计转化为硬件实现的重要环节。 3.简述可编程器件与ASIC在设计应用成本等方面的优缺点 面向可编程逻辑器件的设计其设计投入资金小，风险小，开发周期短，调试灵活，易学易用，而ASIC设计的设计资金投入大，流片费用都很昂贵，研发投片制作其有一定的失败风险，且其开发周期较长，调试改动设计都比较困难，不过，产品进入大批量生产后，ASIC 成品的成本往往低于可编程器件成本。 4.top-down过程分为：行为级描述，寄存器传输(RTL)级描述,逻辑综合，物理实现。 5.VHDL描述方式：行为级描述，RTL级描述方式，结构级描述方式。 6.仿真过程：行为级仿真，RTL仿真，门级仿真，后仿真。 7.Top-down设计方法特点： 1）在系统设计早期就能发现设计中存在的问题，并尽可能在早期设计阶段就能解决问题。 2）自动化 8.top-down优势 1）在系统设计早期发现设计中存在的问题，提高设计的一次成功率。
EDA课程设计参考题目一、设计彩灯控制器一 要求： 1．有八只LED，L0……L7 2．显示顺序如下表 3
要求： 1．8 个灯全亮； 2．8 个灯全灭； 3．从左边第一个开始每隔一个亮； 4．从右边第一个开始每隔一个灭； 5．左4个灭，右4个亮； 6．左4个亮，右4个灭； 7．显示间隔0.5S，1S可调。 三、设计彩灯控制器三 要求： 1. 有十只LED，L0……L9 2. 显示方式 ①先奇数灯依次灭 ②再偶数灯依次灭 ③再由L0到L9依次灭 3．显示间隔0.5S，1S可调。 四、自设计动奏乐器一 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 1 5 5 6 6 5 – 4 4 3 3 2 2 1 – 5 5 4 4 3 3 2 – 5 5 4 4 3 3 2 – 3．附加：显示乐谱。 五、设计自动奏乐器二 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 3 1 3 5 6 5 – 6 6 ? 1 6 5 ––– 6 6 ? 1 6 5 5 3 1 2 2 3 2 1 ––– 3．乐曲自选。 4．附加：显示乐谱。 六、设计汽车尾灯控制器 要求： 1.用6个发光二极管模拟6个汽车尾灯（左、右各3个）。 2.汽车往前行驶时，6个灯全灭。当汽车转弯时，若右转弯，右边3个尾灯从左至右顺序 亮灭，左边3个灯全灭；若左转弯，左边3个尾灯从右至左顺序亮灭，右边3个灯全灭； 汽车刹车时，6个尾灯同时明、暗闪烁；汽车在夜间行驶时，左右两侧的灯同时亮，供照明使用。
要求： 1.在十字路口的两个方向上各设一组红绿黄灯，显示顺序为：其中一个方向是绿灯、黄灯、 红灯，另一个方向是红灯、绿灯、黄灯。 2.设置一组数码管，以倒计时的方式显示允许通行或禁止通行的时间，其中绿灯、黄灯、 红灯的持续时间分别是20s、5s、25s。 八、设计数字频率计 要求： 1．输入为矩形脉冲，频率范围0~99MHz； 2．用五位数码管显示；只显示最后的结果，不要将计数过程显示出来； 3．单位为Hz和KHz两档，自动切换。 九、设计智力竞赛抢答器 要求： 1．四人参赛每人一个按钮，主持人一个按钮，按下就开始； 2．当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。 3．有人抢答时，喇叭响两秒钟； 4．答题时限为100秒钟（显示0~99），时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。 十、设计数字秒表 要求： 1.要求设置启/停开关。当按下启/停开关，将启动秒表开始计时，当再按一下启/停开关时， 将终止计时操作。 2.数字秒表的计时范围是0秒~59分59.99…… 3.要求计时精度为0.01s。 4.复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就 清零，并做好下次计时的准备。 十一、设计数字钟 要求： 1.具有时、分、秒计数显示功能，且以24小时循环计时。 2.具胡清零的功能，且能够对计时系统的小时、分钟进行调整。 3.具有整点报时功能。 十二、设计三层电梯控制器 要求： 1.每层电梯入口处设有上下请求开关，电梯内有乘客到达层数的的停站请求开关。 2．设有电梯所处位置指示装置及电梯运行模式(上升和下降)指示装置。 3．电梯每秒钟升(降)一层。 4．电梯到达有请求的楼层，电梯经过lS电梯门开，打开4S后，电梯门关闭(开门指示灯灭)。电梯继续运行，直至完成最后的一个请求信号后停留在当前层。 5．能记忆电梯内外所有请求信号，并按照电梯运行规则按顺序响应，每个请求信号留至执行完后消除。 6．电梯运行规则：当电梯处于上升模式时，只响应比电梯所在的位置高的上楼请求信号，由下而上逐个执行，直到最后一个上楼清求执行完毕；如果高层有下楼请求，则直接升到有下
实训心得体会 一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对Quartus Ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，比如说实体、结构体的作用、保存的时候不能还有中文及文件名要和实体名相同等。加深了对VHDL 编程语言的理解，尤其是本课题中乘法器的设计让我更清楚进程、变量、信号的使用及它们之间的区别。意识到了EDA 课程设计的重要性以及团队合作对于设计的重要性，更重要的是掌握了VHDL语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践过程中有所成果。 在此次实训的过程中，我了解到了要加强培养动手能力，要明白理论与实践结合的重要性，只有理论知识也是不够的，只有把理论知识和实践相结合，才能真正提高我们的实际动手能力与独立思考的能力。感谢学院给我们提供这次实训的机会，感谢瓮老师对我们的指导，他是为了教会我们如何运用所学的知识去解决实际的问题，此外，还得出一个结论：知识必须通过应用才能实现其价值！有些东西以为
学会了，但真正到用的时候才发现是两回事，所以我认为只有到真正会用的时候才是真的学会了。 短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。 电 气 实 训 心 得 院系：物电院 班级：自动化 姓名：高怀伟 学号：0803110127 电气实训心得 在通过为期8天的电气实训的学习中，我对电气元件及电工技术有一定的感性和理性认识，对电工技术等方面的专业知识做进一步的理解。同时，通过实习得实际生产知识和安装技能，掌握接触器、继电器等控制线路及其元件的工作
实验报告 课程名称：EDA实验 实验题目：EDA实验总结 学生姓名：裴彬彬学号：20101050045 物理科学技术学院物理系2010 级电子科学与技术专业 指导教师：陈永康 实验时间：2013 年 实验地点：物科学院3414
一：3-8译码器 实验程序： module no1(y,en,a) ; output [7:0]y ; input en ; input [2:0]a; reg[7:0] y ; always @ (en or a) if (!en) y = 8'b1111_1111 ; else case(a) 3'b000 : y = 8'b1111_1110 ; 3'b001 : y = 8'b1111_1101 ; 3'b010 : y = 8'b1111_1011 ; 3'b011 : y = 8'b1111_0111 ; 3'b100 : y = 8'b1110_1111 ; 3'b101 : y = 8'b1101_1111 ; 3'b110 : y = 8'b1011_1111 ; 3'b111 : y = 8'b0111_1111 ; default : y = 8'bx ; endcase endmodule 波形： 实验总结： 1．编程中在使用CASE语句时，容易将ENDCASE语句忘掉，导致程序错误。 2．在文件名必须与VHDL文件中的设计实体名保持一致。
二：4位并行乘法器 实验程序： module no2(a,b,y); input [3:0]a; input [3:0]b; output [7:0]y; assign y=a*b; endmodule 波形： 实验总结： 本实验学习了assign语句的使用方法和使用条件。三：补码生成 实验程序： module no3 (a,y); input [7:0]a; output [7:0]y; reg [7:0]y;
设计过程中的仿真有三种：行为仿真、功能仿真、时序仿真 数字系统的两个模块（子系统）：数据处理子系统、控制子系统 数据处理子系统主要完成数据的采集、存储、运算、传输，主要由存储器、运算器、数据选择器等功能电路组成。 数字系统设计方法：模块设计方法、自顶向下设计法、自底向上设计法。一般采用自顶向下、由粗到细、逐步求精的方法。 数字系统的设计准则：1)分割准则2)系统的可观测性3)同步和异步电路4)最优化设计5)系统设计的艺术 数字系统的设计步骤：1)系统任务分析2)确定逻辑算法3)建立系统及子系统模型4)系统（或模块）逻辑描述5)逻辑电路级设计及系统仿真6)系统的物理实现 VHDL语言要素：数据对象、数据类型、各类操作数及运算操作符 标识符规则：以英文字母开头，不连续使用下划线“_”，不以下划线结尾的，由26个大小写英文字母、数字0~9及下划线“_”组成的字符串，英文字母不区分大小写，VHDL的保留字不能用于作为标识符使用。 在进程中，只能将信号列到敏感表，而不能将变量列入敏感表。可见进程对信号敏感。 VHDL中的数据类型：标量型(包括：实数型、整数型、枚举型、时间类型)、复合类型(数组型、记录型)、存取型、文件类型 VHDL四大类数据类型又可分为两类：预定义数据类型、用户自定义数据类型(基于预定义数据类型) 预定义数据类型：1)布尔型2)位数据类型(BIT)3)位矢量(BIT_VECTOR)4)字符型5)整数型6)自然数和正整数型7)实数型8)字符串型9)时间型10)错误等级 数据类型：标准逻辑位STD_LOGIC、标准逻辑矢量STD_LOGIC_VECTOR VHDL中六类基本顺序语句：赋值语句、转向控制语句、等待语句、子程序调用语句、返回语句、空操作语句。 在信号赋值时，当统一进程中，同一信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值，其前面相同的赋值目标则不作任何变化。 转向控制语句五种：IF语句、CASE语句、LOOP语句、NEXT语句、EXIT 语句 当执行WAIT等待语句，程序将被挂起，知道满足结束条件后，程序重新开始执行。已列出敏感量的进程不能使用任何形式的WAIT语句过程调用：执行一个给定名字和参数的过程 过程名[([形参名=>] 实参表达式 {,[形参名=>]实参表达式})]；过程调用步骤：1)将IN和INOUT的形参值赋给调用过程中与之对应的
EDA课程设计心得体会 这次EDA课程设计历时两个星期，在整整两个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对EDA 的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在设定输入的时钟信号后，数字秒表开始计数，但是始终看不到秒和小时的循环计数。后来，在数十次的调试之后，才发现是因为输入的时钟信号对于器件的延迟时间来说太短了。经过屡次调试，终于找到了比较合适的输入数值：时钟周期设置在15秒左右比较合适。另外，Endtime的值需要设置的长一点：500us左右，这样就可以观察到完整的仿真结果。 其次，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。 总的来说，这次设计的数字秒表还是比较成功的，在设计中遇到了很多问题，最后在老师的辛勤的指导下，终于游逆而解，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。最后，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！ PLC实训心得 和学别的学科一样，在学完PLC理论课程后我们做了课程设计，此次设计以分组的方式进行，每组有一个题目。我们做的是一个由三个部分组成的浇灌系统。由于平时大家都是学理论，没有过实际开发设计的经验，拿到的时候都不知道怎么做。但通过各方面的查资料并学习。我们基本学会了PLC设计的步聚和基本方法。分组工作的方式给了我与同学合作的机会，提高了与人合作的意识与能力。 通过这次设计实践。我学会了PLC的基本编程方法，对PLC的工作原理和使用方法也有了更深刻的理解。在对理论的运用中，提高了我们的工程素质，在没有做实践设计以前，我们对知道的撑握都是思想上的，对一些细节不加重视，当我们把自己想出来的程序与到PLC中的时候，问题出现了，不是不能运行，就是运行
实训心得 短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对quartus ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了vhdl语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践 过程中有所成果。 最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师 在一周实训以来的不断指导和同学的热情帮助。总的来说，这次实训我收获很大。 同时，感谢大专两年来所有的老师，是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理。 这次eda实训让我感觉收获颇多，在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ｅｄａ设计三种波形的整个过程和思路，更加强了我们动手能力，同时也提高了我
们的思考能力的锻炼，我们在写程序的同时还要学会要改程序，根据错误的地方去修改程序。 本文基于verilog hdl的乒乓球游戏机设计，利用verilog hdl 语言编写程序实现其波形数据功能在分析了cpld技术的基础上，利用cpld开发工具对电路进行了设计和仿真，从分离器件到系 统的分布，每一步都经过严格的波形仿真，以确保功能正常。 从整体上看来，实训课题的内容实现的功能都能实现，但也存在着不足和需要进一步改进的地方， 为我今后的学习和工作奠下了坚实的基础。通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、cpld元件的应用，受益 匪浅，非常感谢瓮老师这一学期来的指导与教诲，感谢老师在 学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中，重来没有耽搁过，我 们遇到问题问他，他重来都是很有耐心，不管问的学生有多少，他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。最后祝愿瓮老师身体健康，全家幸福。 通过这次课程设计，我进一步熟悉了verilog hdl语言的结构，语言规则和语言类型。对编程软件的界面及操作有了更好的熟悉。在编程过程中，我们虽然碰到了很多困难和问题,到最后还是靠
1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？ (1) 大容量、低电压、低功耗 (2) 系统级高密度 (3) FPGA和ASIC出现相互融合。 (4) 动态可重构 2、EDA技术的优势是什么？ 缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。 3、EDA的设计流程包括哪几个环节？ ①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。 4、硬件描述语言的种类有哪些？ VHDL 、Verilog HDL、SystemVerilog、System C 等 5、自顶向下设计方法的优点是什么？ 过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。高效，高稳定性，省时省力，成本较低。 6、ip核可分为哪几类？ ①软IP 、②固IP、③硬IP 7、ip在EDA技术的应用和发展中的意义是什么？ IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
1、可编程逻辑器件经历哪些发展过程？ PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA 2、FPGA的配置方式有哪些？ PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）、JTAG模式、AS（主动串行） 3、JTAG？ JTAG是英文“Joint Test Action Group（联合测试行为组织）”的词头字母的简写。JTAG边界扫描技术。 【第三章】 1、verilog中标示符的命名规则是什么？ a.标识符 Verilog HDL中的标识符（Identifier）是由任意字母、数字、$符号和_（下划线）符号的组成的字符序列，但标识符的第一个字符必须是字母或者下划线。此外，标识符是区分大小写的。 转义表示符（Escaped Identifier）为在标识符中包含任何可打印字符提供了一条途径。转义标识符\（反斜线）符号开头，以空白结尾（空白可以是空格、制表符或换行符）。在转义标识符中，反斜线和结束空格并不是转义标识符的一部分。 Verilog HDL语言中定义了一系列保留标识符，叫做关键词，仅用于表示特定的含义。注意只有小写的关键词才是保留字。 指导原则：不能用大小写混用字符串表示关键词，也不能把转义的关键词作为标识别符。 b.注释 在Verilog HDL中有2种形式的注释： /*开始，直到*/ //第二种形式：到本行结束为止 c.格式 Verilog HDL是大小写敏感的，也就是说，字符相同而字体（大小写）不同的两个标识符是不同的。此外，Verilog HDL语句的格式很自由，即语句结构既可以跨越多行编写，也可以在一行内编写。空白（空白行、制表符和空格）没有特殊含义。 指导原则：行的长度必须小于132个字符。
eda课程设计实习心得体会报告 随着EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度，提供课程设计指导实习，分享心得体会报告。下面是查字典小编为大家收集整理的eda课程设计实习心得体会报告，欢迎大家阅读。 eda课程设计实习心得体会报告篇1 EDA课程设计心得体会，这次EDA课程设计历时两个星期，通过这次设计，通过这次课程设计使我懂得了理论与实际相结合是很重要的，在设计的过程中遇到问题，同时在设计的过程中发现了自己的不足之处，这次设计的数字秒表还是比较成功的，在设计中遇到了很多问题，PLC实训心得，在学完PLC 理论课程后我们做了课程设计，此次设计以分组的方式进行，没有过实际开发设计的经验，我们基本学会了PLC设计的步聚和基本方法。 这次EDA课程设计历时两个星期，在整整两个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在设定输入的时钟信号后，数字秒表开始计数，但是始终看不到秒和小时的循环计数。后来，在数十次的调试之后，才发现是因为输入的时钟信
号对于器件的延迟时间来说太短了。经过屡次调试，终于找到了比较合适的输入数值：时钟周期设置在15秒左右比较合适。另外，Endtime的值需要设置的长一点：500us左右，这样就可以观察到完整的仿真结果。 其次，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。 在设计过程中，总是遇到这样或那样的问题。有时发现一个问题的时候，需要做大量的工作，花大量的时间才能解决。自然而然，我的耐心便在其中建立起来了。为以后的工作积累了经验，增强了信心。 eda课程设计实习心得体会报告篇2 本学期末我们进行了EDA实训，我们组做的是四路智能抢答器，不过本次实训与以往最大的不同是在熟练并掌握Verilog硬件描述语言的基础上，运用Quartus软件,对其进行波形以及功能的仿真。我们组抢答器的设计要求是：可