1
Chapter 2
Chip Level Interconnection
芯片互连技术
集成电路封装测试与可靠性
UESTC-Ning Ning
2
Wafer In
Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆)
Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬)
Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型)
Lead Scan (LS 检测)Packing (PK 包装)
典型的IC 封装工艺流程
集成电路封装测试与可靠性
UESTC-Ning Ning
3
?
电子级硅所含的硅的纯度很高，可达99.9999 99999 %
?
中德电子材料公司制作的晶棒(
长度达一公尺，重量超过一百公斤
)
UESTC-Ning Ning
4
Wafer Back Grinding
?Purpose
The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process.
?Process Methods:
1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光
)
UESTC-Ning Ning
5
旋转及振荡轴
在旋转平盘上之晶圆
下压力
工作台仅在指示有晶圆期间才旋转
Method:
The wafer is first mounted on a backgrind tape and is then loaded to the backgrind machine coarse wheel . As the coarse grinding is completed, the wafer is transferred to a fine wheel for polishing .
UESTC-Ning Ning6 Wafer Back Grinding process
Objective:
To reduce the
thickness
with a coarse grinding
wheel.
Objective:
To load and align
the wafer into the
wafer cleaning and
tape lamination
machine.
Objective:
To clean the wafer
for the next
lamination step.
Objective:
To laminate a protective
layer of film on the
circuitry surface of the
wafer .
2. Wafer cleaning
1. Load and Align 3. Back grind Tape lamination
4. Coarse grinding
UESTC-Ning Ning
7
Wafer Back Grinding process (Cont.)
Objective:To unload the wafer from back grinding machine.
5. Fine polishing
6. Unload
Objective:To load the wafer to wafer mounter.
Objective:
To remove the back grind tape after
wafer mounted on the frame.
8. Tape removal
7. Load
UESTC-Ning Ning
8
Wafer Back Grinding Issues and Challenges
?Issues
?Ease of process
–Thin wafer handling from one step to another –Back grinding tape removal
–Excessive stresses removal or reduction from the wafer.（应力）?Yield
–Wafer breakage due to stress built up during thinning process. –Scratches .(划痕)
–Die metallization smearing.（污点，模糊）?Equipment stability and capability
?Challenges
?Market requirements drive for very thin wafer (<3 mils)?Flip chip wafer back grinding
UESTC-Ning Ning
9
Wafer sawing
?
Wafer Separation Process
?
Purpose:
The wafer separation process is to divide the wafer into individual dice or chips.
Process Methods:
1)Sawing (with diamond-impregnated saw blade) 锯切
?Single or dual cut ?Step cut or bevel cut
2) Partial scribing (with laser beam, diamond-tipped scribing tool, or diamond-impregnated saw blade) 局部划片器
UESTC-Ning Ning
10
Wafer sawing
UESTC-Ning Ning
11
?Wafer Sawing is a Front-of-Line (FOL) operation that cuts the wafer along the streets separating the individual die. Streets, also called scribe lines , are lines on the wafer that separate each individual die from the surrounding dice. Kerf width is the saw width. After the wafer is sawn, the wash station, using a detergent, removes residual cut material from
the wafer.
Wafer sawing
Dicing Blade
晶圆
工作台
刀刃
Ning
UESTC-Ning Ning
13
The SAWING process is broken down into four steps:
Objective:
To rinse slurry (silicon dust)before it dries with de-ionized water and CO2. Also to dry
wafer by pinning and with clean air , and unload wafer .
1. Load and Align
2. Pattern Recognition System (PRS)
3. Cut
4. Wash, Rinse, Dry and Unload
Objective:
To separate dice from a wafer with resin-bonded diamond wheel . (First blade is used to remove metal structures and stresses on street for second blade
.)
Wafer sawing
UESTC-Ning Ning
14
Wafer Sawing Issues and Challenges
?
Issues:
?Ease of process
--Die chipping control （碎屑）
--Multiple die types and sizes processing
?
Yield
--Saw on die
--Scratches （划痕）--Chipping --Die crack
?
Equipment stability and capability
?
Challenges:
?Smaller kerf width for more die per wafer
?
Larger wafer size (300mm)with multiple die types and sizes
UESTC-Ning Ning
15
--Die Attach Process
?Purpose:
The die attach process is to attach the sawed die in the right orientation accurately onto the substrate with a bonding medium in between to enable the next wire bond first level interconnection operation .
?Process Methods
1)Semi-automated eutectic die attach .低共熔物芯片粘接2)Fully automated adhesive die attach.胶粘剂粘接
--Die Attach Process 晶粒
--Die Attach Process
?Au-Si 低共熔合金粘接法
金膜
◆低共融合金粘接法主要用在芯片产品需要非常低的背部接触电阻。
--Die Attach Process
UESTC-Ning Ning
19
--Die Attach Process
UESTC-Ning Ning20 1. Units and Dice/ wafer Load
Objective:
To load the carriers
with the units placed
on them. To load
the dice/wafer into
the machine.
2. Bonding Medium Dispense
Objective:
To dispense the
bonding medium
onto the substrate
die attach paddle.
3. Pattern Recognition System
(PRS) & Align
Objective:
To align the theta
(rotation) position of
the wafer. To align the
die (X-Y)with respect
to the package PRS
eye points.
4. Die Attach
Objective:
To attach the die
precisely and form a
good adhesion with
desired bond line
thickness (BLT).
--Die Attach Process
集成电路特点及可靠性分析 电子科学与应用物理学院
数字集成电路的出现, 促进了电子器件更广泛的应用于工业控制、医疗卫生、航天航空、国防军事等生产和生活的各个领域。同时，为了满足这些生产和生活各个领域发展的不断要求，设计和制造体积更小、信息处理能力更强的器件，成为未来信息技术发展的关键所在。 自1958年美国德克萨斯仪器公司(TI)发明集成电路（IC）后，随着硅平面技术的发展，二十世纪六十年代先后发明了双极型和MOS型两种重要的集成电路，它标志着由电子管和晶体管制造电子整机的时代发生了量和质的飞跃。 MOS是:金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。由MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（Complementary MOS Integrated Circuit）。 目前数字集成电路按导电类型可分为双极型集成电路（主要为TTL）和单极型集成电路（CMOS、NMOS、PMOS等）。CMOS电路的单门静态功耗在毫微瓦（nw）数量级。 CMOS发展比TTL晚，但是以其较高的优越性在很多场合逐渐取代了TTL。 以下比较两者性能，大家就知道其原因了。 1.CMOS是场效应管构成，TTL为双极晶体管构成 2.CMOS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作 3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差 4.CMOS功耗很小，TTL功耗较大（1～5mA/门） CMOS的主要特点就是功耗低。CMOS集成电路主要应用场效应管，场效应管的互补结构使它们工作时两个场效应管通常处于一个管静止另一个管导通的状态，有由于它们采用串联连接的方式，因此电路静态功耗从理论上看基本为零。实际上看，CMOS集成电路板的功耗并非真正为零，由于电路板的电流在传输过程中存在漏电流损耗，因此CMOS集成电路板中有少许静态功耗，据测试，单一电路的功耗值仅为17.8毫瓦，在1MHz的工作频率下，动态功耗也仅28毫瓦。CMOS的另一个特点是它的工作电压范围宽，对电压波动性的适应能力强，无需稳压器，供电电源的体积小，方便各种应用电路板的设备使用。目前国际上最常
集成电路中器件互联线的研究 王锴 摘要：集成电路的互连线问题当今集成电路领域的一个研究热点,随着半导体器件和互连线尺寸的不断缩小,越来越多的关键设计指标，如性能、抗扰度等将主要取决于互连线,或受互连线的严重影响。为了加强对于互连线技术的了解和对互连线问题的进行研究,文章讨论了互连线发展的缘由和互连线材料。 关键词：:超大规模集成电路互连线问题建模金属互连线 1引言 集成电路工业作为信息产业的基础,对国民经济和社会发展产生着日益重要的影响。而在集成电路发展的大部分时间里，芯片上的互连线几乎总像是“二等公民”，它们只是在特殊的情形在或当进行高精度分析时才以予考虑。随着深亚微米半导体工艺的出现，这一情形已发生了迅速的变化。由导线引起的寄生效应所显示的尺寸缩小特性并不与如晶体管等有源器件相同，随着器件尺寸的缩小和电路速度的提高，它们常常变得非常重要。事实上它们已经开始支配数字集成电路一些相关的特性指标，如速度、能耗和可靠性。这一情形会由于工艺的进步而更加严重，因为后者可以经济可行地生产出更大尺寸的芯片，从而加大互连线的平均长度以及相应的寄生效应。因此仔细深入得分析半导体工艺中互连线的作用和特性不仅是人们所希望的，也是极为重要的。这使得互连线影响、或以互连线为中心的集成电路设计方法学和计算机辅助设计技术成为了集成电路领域的研究热点。2 集成电路互连线发展缘由 一般认为，硅材料的加工极限是10nm 线宽。我们都知道，从工艺水平来看，集成电路发展实现了从微米级别（0.5um，0.35um，0.18um，0.13um）到纳米级别（100nm，90nm，65nm，45nm，28nm，22nm）的跨越。目前Intel、Samsung、TSMC等跨国跨地区企业先后进入22nm工业化量产工艺节点。随着集成电路向超深亚微米的迈进，即制造工艺由已经可以规模量产的28nm 进一步朝22nm，18nm提升，并向10nm逼近时，摩尔定律在集成电路技术发展中的适用性开始受到挑战。 由于器件特征尺寸的进一步微缩，虽然电路的门延迟减小，但是特征尺寸的减小将导致互连引线横截面和线间距的减小。互连线的横截面和间距的减小，将不可避免的使得互连延迟效应变得更加严重。为了应对特征尺寸进一步缩小而带来的互连延迟的问题，产业界开始通过研发新材料、新结构、
集成电路封装工艺 摘要 集成电路封装的目的,在于保护芯片不受或少受外界环境的影响,并为之提供一个发挥集成电路芯片功能的良好环境,以使之稳定,可靠,正常的完成电路功能.但是集成电路芯片封装只能限制而不能提高芯片的功能. 关键词: 电子封装封装类型封装技术器件失效 Integrated Circuit Packaging Process Abstract The purpose of IC package, is to protect the chip from the outside or less environmental impa ct, and provide a functional integrated circuit chip to play a good environment to make it stable an d reliable, the completion of the normal circuit functions. However, IC chip package and not only restricted to enhance the function of the chip. 引言 电子封装是一个富于挑战、引人入胜的领域。它是集成电路芯片生产完成后不可缺少的一道工序，是器件到系统的桥梁。封装这一生产环节对微电子产品的质量和竞争力都有极大的影响。按目前国际上流行的看法认为，在微电子器件的总体成本中，设计占了三分之一，芯片生产占了三分之一，而封装和测试也占了三分之一，真可谓三分天下有其一。封装研究在全球范围的发展是如此迅猛，而它所面临的挑战和机遇也是自电子产品问世以来所从未遇到过的；封装所涉及的问题之多之广，也是其它许多领域中少见的，它需要从材料到工艺、从无机到聚合物、从大型生产设备到计算力学等等许许多多似乎毫不关连的专家的协同努力，是一门综合性非常强的新型高科技学科。 1.电子封装 什么是电子封装(electronic packaging)? 封装最初的定义是：保护电路芯片免受周围环境的影响（包括物理、化学的影响）。所以，在最初的微电子封装中，是用金属罐(metal can) 作为外壳，用与外界完全隔离的、气密的方法，来保护脆弱的电子元件。但是，随着集成电路技术的发展，尤其是芯片钝化层技术的不断改进，封装的功能也在慢慢异化。通常认为，封装主要有四大功能，即功率分配、信号分配、散热及包装保护，它的作用是从集成电路器件到系统之间的连接，包括电学连接和物理连接。目前，集成电路芯片的I/O线越来越多，它们的电源供应和信号传送都是要通过封装来实现与系统的连接；芯片的速度越来越快，功率也越来越大，使得芯片的散热问题日趋严重；由于芯片钝化层质量的提高，封装用以保护电路功能的作用其重要性正在下降。 2.部分封装的介绍 金属封装是半导体器件封装的最原始的形式，它将分立器件或集成电路置于一个金属容器中，用镍作封盖并镀上金。金属圆形外壳采用由可伐合金材料冲制成的金属底座，借助封接玻璃，在氮气保护气氛下将可伐合金引线按照规定的布线方式熔装在金属底座上，经过引线端头的切平和磨光后，再镀镍、金等惰性金属给与保护。在底座中心进行芯片安装和在
集成电路芯片封装技术（书） 第1章 1、封装定义：（狭义）利用膜技术及细微加工技术，将芯片及其他要素在框架或基板上布置、 粘帖固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构 成整体立体结构的工艺 （广义）将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程 2、集成电路的工艺流程：芯片设计（上）芯片制造（中）封装测试（占50%）（下）（填空） 3、芯片封装实现的功能：传递电能传递电路信号提供散热途径结构保护与支持 4、封装工程的技术层次（论述题）：P4图 晶圆Wafer -> 第零层次Die/Chip -> 第一层次Module -> 第二层次Card ->第三层次Board -> 第四层次Gate 第一层次该层次又称芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定、电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层组装进行链接的模块 第二层次将数个第一层次完成的封装与其他电子元器件组成一个电路卡的工艺 第三层次将数个第二层次完成的封装组装成的电路卡组合成在一个主电路板上使之成为一个部件或子系统的工艺 第四层次将数个子系统组装成为一个完整电子产品的工艺过程 5、封装的分类与特点： 按照封装中组合集成电路芯片的数目——单芯片封装（SCP）多芯片封装（MCP） 按照密封材料——高分子材料封装陶瓷材料封装 按照器件与电路板互连方式——引脚插入型（PTH）表面贴装型（SMT） 6、DCA（名词解释）：芯片直接粘贴，即舍弃有引脚架的第一层次封装，直接将IC芯片粘贴到基板上再进行电路互连 7、TSV硅通孔互连封装 HIC混合集成电路封装 DIP双列直插式引线封装
A、常用芯片封装介绍 来源：互联网作者： 关键字：芯片封装 1、BGA 封装(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配 LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚 LSI 用的一种封装。封装本体也可做得比 QFP(四侧引脚扁平封装)小。例如，引脚中心距为 1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚 QFP 为 40mm 见方。而且 BGA 不用担心 QFP 那样的引脚变形问题。该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为 1.5mm，引脚数为225。现在也有一些 LSI 厂家正在开发500 引脚的 BGA。 BGA 的问题是回流焊后的外观检查。 现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国 Motorola 公司把用模压树脂密封的封装称为 OMPAC，而把灌封方法密封的封装称为 GPAC(见 OMPAC 和 GPAC)。 2、BQFP 封装(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见 QFP)。
UESTC-Ning Ning 1 Chapter 2 Chip Level Interconnection 宁宁 芯片互连技术 集成电路封装测试与可靠性
UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性
UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )
UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )
《微电子封装技术》试卷 一、填空题(每空2分,共40分) 1．狭义的集成电路芯片封装是指利用精细加工技术及，将芯片及其它要素在框架或基板上，经过布置、粘贴及固定等形成整体立体结构的工艺。 2．通常情况下，厚膜浆料的制备开始于粉末状的物质，为了确保厚膜浆料达到规定的要求，可用颗粒、固体粉末百分比含量、三个参数来表征厚膜浆料。 3．利用厚膜技术可以制作厚膜电阻，其工艺为将玻璃颗粒与颗粒相混合，然后在足够的温度/时间下进行烧结以使两者烧结在一起。 4．芯片封装常用的材料包括金属、陶瓷、玻璃、高分子等，其中封装能提供最好的封装气密性。 5．塑料封装的成型技术包括喷射成型技术、、预成型技术。 6．常见的电路板包括硬式印制电路板、、金属夹层电路板、射出成型电路板四种类型。 7. 在元器件与电路板完成焊接后，电路板表面会存在一些污染，包括非极性/非离子污染、、离子污染、不溶解/粒状污染4大类。 8. 陶瓷封装最常用的材料是氧化铝，用于陶瓷封装的无机浆料一般在其中添加玻璃粉，其目的是调整氧化铝的介电系数、，降低烧结温度。 9. 转移铸膜为塑料封装最常使用的密封工艺技术，在实施此工艺过程中最常发生的封装缺陷是现象。 10. 芯片完成封装后要进行检测，一般情况下要进行质量和两方面的检测。 11. BGA封装的最大优点是可最大限度地节约基板上的空间，BGA可分为四种类型：塑料球栅阵列、、陶瓷圆柱栅格阵列、载带球栅阵列。 12. 为了获得最佳的共晶贴装，通常在IC芯片背面镀上一层金的薄膜或在基板的芯片承载架上先植入。 13. 常见的芯片互连技术包括载带自动键合、、倒装芯片键合三种。 14. 用于制造薄膜的技术包括蒸发、溅射、电镀、。 15. 厚膜制造工艺包括丝网印刷、干燥、烧结，厚膜浆料的组分包括可挥发性组分和不挥发性组分，其中实施厚膜浆料干燥工艺的目的是去除浆料中的绝大部分。 16. 根据封装元器件的引脚分布形态，可将封装元器件分为单边引脚、双边引脚、与底部引脚四种。 17. 载带自动键合与倒装芯片键合共同的关键技术是芯片的制作工艺，这些工艺包括蒸发/溅射、电镀、置球、化学镀、激光法、移植法、叠层制作法等。 18. 厚膜浆料必须具备的两个特性，一是用于丝网印刷的浆料为具有非牛顿流变能力的粘性流体；二是由两种不同的多组分相组成，即和载体相。 19. 烧结为陶瓷基板成型的关键步骤，在烧结过程中，最常发生的现象为生胚片的现
芯片封装的主要步骤 板上芯片（Chip On Board, COB)工艺过程首先是在基底表面用导热环氧树脂(一般用掺银颗粒的环氧树脂)覆盖硅片安放点，然后将硅片直接安放在基底表面，热处理至硅片牢固地固定在基底为止，随后再用丝焊的方法在硅片和基底之间直接建立电气连接。 裸芯片技术主要有两种形式：一种是COB技术，另一种是倒装片技术（Flip Chip）。板上芯片封装（COB），半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB是最简单的裸芯片贴装技术，但它的封装密度远不如TAB和倒片焊技术。 COB主要的焊接方法： （1）热压焊 利用加热和加压力使金属丝与焊区压焊在一起。其原理是通过加热和加压力，使焊区（如AI）发生塑性形变同时破坏压焊界面上的氧化层，从而使原子间产生吸引力达到“键合”的目的，此外，两金属界面不平整加热加压时可使上下的金属相互镶嵌。此技术一般用为玻璃板上芯片COG。 （2）超声焊 超声焊是利用超声波发生器产生的能量，通过换能器在超高频的磁场感应下，迅速伸缩产生弹性振动，使劈刀相应振动，同时在劈刀上施加一定的压力，于是劈刀在这两种力的共同作用下，带动AI丝在被焊区的金属化层如（AI膜）表面迅速摩擦，使AI丝和AI膜表面产生塑性变形，这种形变也破坏了AI层界面的氧化层，使两个纯净的金属表面紧密接触达到原子间的结合，从而形成焊接。主要焊接材料为铝线焊头，一般为楔形。 （3）金丝焊 球焊在引线键合中是最具代表性的焊接技术，因为现在的半导体封装二、三极管封装都采用AU线球焊。而且它操作方便、灵活、焊点牢固（直径为25UM的AU丝的焊接强度一般为0.07～0.09N/点），又无方向性，焊接速度可高达15点/秒以上。金丝焊也叫热（压）（超）声焊主要键合材料为金（AU）线焊头为球形故为球焊。 COB封装流程 第一步：扩晶。采用扩张机将厂商提供的整张LED晶片薄膜均匀扩张，使附着在薄膜表面紧密排列的LED晶粒拉开，便于刺晶。 第二步：背胶。将扩好晶的扩晶环放在已刮好银浆层的背胶机面上，背上银浆。点银浆。
半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念：狭义：集成电路芯片封装是利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。 广义：将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程。 2.集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。 4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.封装工程的技术的技术层次？ 第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层次的组装进行连接的模块元件。第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次，将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类？
按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分，可分为高分子材料和陶瓷为主的种类，按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚，底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装，双边引脚元器件有双列式封装小型化封装，四边引脚有四边扁平封装，底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面？ 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词： SIP ：单列式封装 SQP：小型化封装 MCP：金属鑵式封装 DIP：双列式封装 CSP：芯片尺寸封装 QFP：四边扁平封装 PGA：点阵式封装 BGA：球栅阵列式封装 LCCC：无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作
1 Chapter 2 Chip Level Interconnection 芯片互连技术 集成电路封装测试与可靠性
UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性
UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )
UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )
集成电路技术及其发展趋势 摘要目前，以集成电路为核心的电子产业已超过以汽车、石油、钢铁为代表的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。作为当今世界竞争的焦点，拥有自主知识产权的集成电路已日益成为经济发展的命脉、社会进步的基础、国际竞争的筹码和国家安全的保障。 关键词集成电路系统集成晶体管数字技术
第一章绪论 1947年12月16日，基于John Bardeen提出的表面态理论、Willianm Shockley给出的放大器基本设想以及Walter Brattain设计的实验，美国贝尔实验室第一次观测到具有放大作用的晶体管。1958年12月12日，美国德州仪器公司的Jack 发明了全世界第一片集成电路。这两项发明为微电子技术奠定了重要的里程碑，使人类社会进入到一个以微电子技术为基础、以集成电路为根本的信息时代。50多年来，集成电路已经广泛地应用于军事、民用各行各业、各个领域的各种电子设备中，如计算机、手机、DVD、电视、汽车、医疗设备、办公电器、太空飞船、武器装备等。集成电路的发展水平已经成为衡量一个国家现代化水平和综合实力的重要标志[1]。 现代社会是高度电子化的社会。在日常生活中，小到电视机、计算机、手机等电子产品，大到航空航天、星际飞行、医疗卫生、交通运输等行业的大型设备，几乎都离不开电路系统的应用。构成电路系统的基本元素为电阻、电容、晶体管等元器件。早期的电路系统是将分立的元器件按照电路要求，在印刷电路板上通过导线连接实现的。由于分立元件的尺寸限制，在一块印刷电路板上可容纳的元器件数量有限。因此，由分立元器件在印刷电路板上构成的电路系统的规模受到限制。同时，这种电路还存在体积大、可靠性低及功耗高等问题。 半导体集成电路是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路规则，互连“集成”在一块半导体单晶片上。封装在一个外壳内，执行特定的电路或系统功能。与印刷电路板上电路系统的集成不同，在半导体集成电路中，构成电路系统的所有元器件及其连线是制作在同一块半导体材料上的，材料、工艺、器件、电路、系统、算法等知识的有机“集成”，使得电路系统在规模、速度、可靠性和功耗等性能上具有不可比拟的优点，已经广泛的应用于日常生活中。半导体集成电路技术推动了电子产品的小型化、信息化和智能化进程。它彻底改变了人类的生活方式，成为支撑现代化发展的基石[2]。 1959年，英特尔(Intel)的始创人，Jean Hoerni 和Robert Noyce，在Fairchild Semiconductor开发出一种崭新的平面科技，令人们能在硅威化表面铺上不同的物料来制作晶体管，以及在连接处铺上一层氧化物作保护。这项技术上的突破取代了以往的人手焊接。而以硅取代锗使集成电路的成本大为下降，令
一、填空题 1、将芯片及其他要素在框架或基板上布置，粘贴固定以及连接，引出接线端子并且通过可塑性绝缘介质灌封固定的过程为狭义封装 ;在次基础之上，将封装体与装配成完整的系统或者设备，这个过程称之为广义封装。 2、芯片封装所实现的功能有传递电能；传递电路信号；提供散热途径；结构保护与支持。 3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。 4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。 5、金属凸点制作工艺中，多金属分层为黏着层、扩散阻挡层、表层金保护层。 6、成型技术有多种，包括了转移成型技术、喷射成型技术、预成型技术、其中最主要的是转移成型技术。 7、在焊接材料中，形成焊点完成电路电气连接的物质叫做焊料；用于去除焊盘表面氧化物，提高可焊性的物质叫做助焊剂；在SMT中常用的可印刷焊接材料叫做锡膏。 8、气密性封装主要包括了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。 9、薄膜工艺主要有溅射工艺、蒸发工艺、电镀工艺、 光刻工艺。
10、集成电路封装的层次分为四级分别为模块元件（Module）、电路卡工艺（Card）、主电路板（Board）、完整电子产品。 11、在芯片的减薄过程中，主要方法有磨削、研磨、干式抛光、化学机械平坦工艺、电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀等。 12、芯片的互连技术可以分为打线键合技术、载带自动键合技术、倒装芯片键合技术。 13、DBG切割方法进行芯片处理时，首先进行在硅片正面切割一定深度切口再进行背面磨削。 14、膜技术包括了薄膜技术和厚膜技术，制作较厚薄膜时常采用丝网印刷和浆料干燥烧结的方法。 15、芯片的表面组装过程中，焊料的涂覆方法有点涂、 丝网印刷、钢模板印刷三种。 16、涂封技术一般包括了顺形涂封和封胶涂封。 二、名词解释 1、芯片的引线键合技术(3种) 是将细金属线或金属带按顺序打在芯片与引脚架或封装基板的焊垫上而形成电路互连，包括超声波键合、热压键合、热超声波键合。 2、陶瓷封装 陶瓷封装能提供高可靠度与密封性是利用玻璃与陶瓷及Kovar 或Alloy42合金引脚架材料间能形成紧密接合的特性。
集成电路封装知识 典子封装是一个富于挑战、引人入胜的领域。它是集成电路芯片生产完成后不可缺少的一道工序，是器件到系统的桥梁。封装这一生产环节对微电子产品的质量和竞争力都有极大的影响。按目前国际上流行的看法认为，在微电子器件的总体成本中，设计占了三分之一，芯片生产占了三分之一，而封装和测试也占了三分之一，真可谓三分天下有其一。封装研究在全球范围的发展是如此迅猛，而它所面临的挑战和机遇也是自电子产品问世以来所从未遇到过的；封装所涉及的问题之多之广，也是其它许多领域中少见的，它需要从材料到工艺、从无机到聚合物、从大型生产设备到计算力学等等许许多多似乎毫不关连的专家的协同努力，是一门综合性非常强的新型高科技学科。 集成电路封装知识 典子封装是一个富于挑战、引人入胜的领域。它是集成电路芯片生产完成后不可缺少的一道工序，是器件到系统的桥梁。封装这一生产环节对微电子产品的质量和竞争力都有极大的影响。按目前国际上流行的看法认为，在微电子器件的总体成本中，设计占了三分之一，芯片生产占了三分之一，而封装和测试也占了三分之一，真可谓三分天下有其一。封装研究在全球范围的发展是如此迅猛，而它所面临的挑战和机遇也是自电子产品问世以来所从未遇到过的；封装所涉及的问题之多之广，也是其它许多领域中少见的，它需要从材料到工艺、从无机到聚合物、从大型生产设备到计算力学等等许许多多似乎毫不关连的专家的协同努力，是一门综合性非常强的新型高科技学科。 什么是电子封装(electronic packaging)? 封装最初的定义是：保护电路芯片免受周围环境的影响（包括物理、化学的影响）。所以，在最初的微电子封装中，是用金属罐(metal can) 作为外壳，用与外界完全隔离的、气密的方法，来保护脆弱的电子元件。但是，随着集成电路技术的发展，尤其是芯片钝化层技术的不断改进，封装的功能也在慢慢异化。通常认为，封装主要有四大功能，即功率分配、信号分配、散热及包装保护，它的作用是从集成电路器件到系统之间的连接，包括电学连接和物理连接。目前，集成电路芯片的I/O线越来越多，它们的电源供应和信号传送都是要通过封装来实现与系统的连接；芯片的速度越来越快，功率也越来越大，使得芯片的散热问题日趋严重；由于芯片钝化层质量的提高，封装用以保护电路功能的作用其重要性正在下降。电子封装的类型也很复杂。从使用的包装材料来分，我们可以 将封装划分为金属封装、陶瓷封装和塑料封装；从成型工艺来分，我们又可以将封装划分为预成型封装(p re-mold)和后成型封装（post-mold）；至于从封装外型来讲，则有SIP(single in-line pack age)、DIP(dual in-line package)、PLCC(plastic-leaded chip carrier)、PQFP(p lastic quad flat pack)、SOP(small-outline package)、TSOP(thin small-outline package)、PPGA(plastic pin grid array)、PBGA(plastic ball grid array)、CS
集成电路可靠性介绍 可靠性的定义是系统或元器件在规定的条件下和规定的时间内，完成规定功能的能力。从集成电路的诞生开始，可靠性的研究测试就成为IC设计、制程研究开发和产品生产中的一个重要部分。 Jack Kilby 在1958年发明了集成电路，第一块商用单片集成电路在1961年诞生；1962年9月26日，第一届集成电路方面的专业国际会议在美国芝加哥召开。当时会议名称为“电子学失效物理年会”；1967年,会议名称改为“可靠性物理年会”；1974年又改为“国际可靠性物会议”(IR PS) 并延续至今。IRPS已经发展成集成电路行业的一个盛会，而可靠性也成为横跨学校研究所及半导体产业的重要研究领域。 集成电路可靠性评估体系 经过四十多年的发展，集成电路的可靠性评估已经形成了完整的、系统的体系，整个体系包含制程可靠性、产品可靠性和封装可靠性。 制程可靠性评估采用特殊设计的结构对集成电路中制程相关的退化机理(Wearout Mechanism)进行测试评估。例如，我们使用在芯片切割道(Scribe Line)上的测试结构来进行HCI ( Hot Carrier Injection) 和NBTI (Negative Bias Temperature Instability) 测试，对器件的可靠性进行评估。 产品可靠性和封装可靠性是利用真实产品或特殊设计的具有产品功能的TQV (Technology Qualification Vehicle) 对产品设计、制程开发、生产、封装中的可靠性进行评估。 集成电路可靠性工作者的主要任务 可靠性定义中“规定的时间”即常说的“寿命”。根据国际通用标准，常用电子产品的寿命必须大于10年。显然，我们不可能将一个产品放在正常条件下运集成电路可靠性介绍行10年再来判断这个产品是否有可靠性问题。可靠性评估采用“加速寿命测试”(Accelerated Life Test, ALT)。把样品放在高电压、大电流、高湿度、高温、较大气压等条件下进行测试，然后根据样品的失效机理和模型来推算产品在正常条件下的寿命。通常的测试时间在几秒到几百小时之内。所以准确评估集成产品的可靠性，是可靠性工作者一个最重要的任务。当测试结果表明某一产品不能满足设定的可靠性目标，我们就要和产品设计、制程开发、产品生产部门一起来改善产品的可靠性，这也是可靠性工作者的另一重要职责。当产品生产中发生问题时，对产品的可靠性风险评估是可靠性工作者的第三个重要使命。为了达成这三项使命，我们必须完成以下6个具体工作：1）研究理解产品失效机理和寿命推算模型；2）设计和优化测试结构；3）开发和选择合适的测试设备、测试方法和程序；4）掌握可靠相关的统计知识，合理选择样品数量和数据分析方法；5）深入了解制程参数和可靠性之间的关系；6）掌握失效分析的基本知识，有效利用各种失效分析工具。 这6个方面的工作相互影响依赖。对失效机理和生产制程的理解是最基本的，只有理解，才能设计出比较合适的测试结构，选择适当的测试与数据分析方法，并采用合适的寿命推算模型，以做出准确的寿命评估。只有深入理解制程参数和失效机理之间的互相关系，才能有效地掌握方向、订下重点、分配资源，来改善产品的可靠性。
题型填空20题40分简答7题35分论述2题25分 第一章集成电路芯片封装技术 1.集成电路的工艺流程：设计-单晶材料-芯片制造-封装-检测 2..集成电路芯片狭义封装是指利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。 4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.集成电路封装的层次分为四级分别为模块元件（Module）、电路卡工艺（Card）、主电路板（Board）、完整电子产品。 封装工程的技术的技术层次？第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定、电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层次的组装进行连接的模块元件。第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次，将数个子系统组装成为一个完整电子产品的工艺过程。 6.封装的分类，按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分，可分为高分子材料和陶瓷为主的种类，按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚，底部引脚四种。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子材料 8.集成电路的发展方向主要表现在以下几个方面？1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求，1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性（在书12-13页，论述题要适当扩充） 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，成型技术之前的工艺步骤称为前段操作，在成型之后的工艺步骤称为后段操作，前后段操作的区分标准在于对环境洁净度的要求不同 2.芯片封装技术的基本工艺流程硅片减薄硅片切割芯片贴装，芯片互联成型技术去飞边毛刺切筋成型上焊锡打码等工序 3.先划片后减薄：在背面磨削之前将硅片正面切割出一定深度的切口，然后再进行背面磨削。 4.减薄划片：在减薄之前，先用机械或化学的方式切割处切口，然后用磨削方法减薄到一定厚度之后采用ADPE腐蚀技术去除掉剩余加工量实现裸芯片的自动分离。 5.芯片贴装的方式四种：共晶粘贴法，焊接粘贴法，导电胶粘贴法，和玻璃胶粘贴法。 6. 芯片互连：将芯片焊区与电子封装外壳的I/O或基板上的金属布线焊区相连
6.2 半导体集成电路的可靠性设计 军用半导体集成电路的可靠性设计是在产品研制的全过程中，以预防为主、加强系统管理的思想为指导，从线路设计、版图设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面，采取各种有效措施，力争消除或控制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式，从而在性能、费用、时间（研制、生产周期）因素综合平衡的基础上，实现半导体集成电路产品规定的可靠性指标。 根据内建可靠性的指导思想，为保证产品的可靠性，应以预防为主，针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理，采取有效措施加以消除控制。因此，半导体集成电路的可靠性设计必须把要控制的失效模式转化成明确的、定量化的指标。在综合平衡可靠性、性能、费用和时间等因素的基础上，通过采取相应有效的可靠性设计技术使产品在全寿命周期内达到规定的可靠性要求。 6.2.1 概述 1. 可靠性设计应遵循的基本原则 （1）必须将产品的可靠性要求转化成明确的、定量化的可靠性指标。 （2）必须将可靠性设计贯穿于产品设计的各个方面和全过程。 （3）从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺。 （4）设计所选用的线路、版图、封装结构，应在满足预定可靠性指标的情况下尽量简化，避免复杂结构带来的可靠性问题。 （5）可靠性设计实施过程必须与可靠性管理紧密结合。 2. 可靠性设计的基本依据 （1）合同书、研制任务书或技术协议书。 （2）产品考核所遵从的技术标准。 （3）产品在全寿命周期内将遇到的应力条件（环境应力和工作应力）。 （4）产品的失效模式分布，其中主要的和关键的失效模式及其机理分析。 （5）定量化的可靠性设计指标。 （6）生产（研制）线的生产条件、工艺能力、质量保证能力。 3. 设计前的准备工作 （1）将用户对产品的可靠性要求，在综合平衡可靠性、性能、费用和研制（生产）周期等因素的基础上，转化为明确的、定量化的可靠性设计指标。 （2）对国内外相似的产品进行调研，了解其生产研制水平、可靠性水平（包括产品的主要失效模式、失效机理、已采取的技术措施、已达到的质量等级和失效率等）以及该产品的技术发展方向。 (3) 对现有生产（研制）线的生产水平、工艺能力、质量保证能力进行调研，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺控制（SPC）技术，获得在线的定量化数据。
引线键合应用范围: 低成本、高可靠、高产量等特点使得它成为芯片互连的主要工艺方法,用于下列封装:: 1、陶瓷和塑料BGA、单芯片或者多芯片 2、陶瓷和塑料(CerQuads and PQFPs) 3、芯片尺寸封装(CSPs) 4、板上芯片(COB) 硅片的磨削与研磨:硅片的磨削与研磨是利用研磨膏以及水等介质，在研磨轮的作用下进行的一种减薄工艺，在这种工艺中硅片的减薄是一种物理的过程。 硅片的应力消除:为了堆叠裸片，芯片的最终厚度必须要减少到了30μm甚至以下。用于3D互连的铜制层需要进行无金属污染的自由接触处理。应力消除加工方法，主要有以下4种。 硅片的抛光与等离子体腐蚀:研磨减薄工艺中，硅片的表面会在应力作用下产生细微的破坏，这些不完全平整的地方会大大降低硅片的机械强度，故在进行减薄以后一般需要提高硅片的抗折强度，降低外力对硅片的破坏作用。在这个过程中，一般会用到干式抛光或者等离子腐蚀。 干式抛光是指不使用水和研磨膏等介质，只使用干式抛光磨轮进行干式抛光的去除应力加工工艺。等离子腐蚀方法是指使用氟类气体的等离子对工件进行腐蚀加工的去除应 力加工工艺。 T AIKO工艺:在实际的工程应用中，TAIKO工艺也是用 于增加硅片研磨后抗应力作用机械强度的一种方法。在此 工艺中对晶片进行研削时，将保留晶片外围的边缘部分（约 3mm左右），只对圆内进行研削薄型化，通过导入这项技 术，可实现降低薄型晶片的搬运风险和减少翘曲的作用， 如图所示。 激光开槽加工:在高速电子元器件上逐步被采用的低介电常数(Low-k)膜及铜质材料，由于难以使用普通的金刚石磨轮刀片进行切割加工，所以有时无法达到电子元件厂家所要求的加工标准。为此，迪思科公司的工程师开发了可解决这种问题的加工应用技术。减少应力对硅片的破坏作用 先在切割道内切开2条细槽(开槽)，然后再使用磨轮刀片在2条细槽的中间区域实施全切割加工。通过采用该项加工工艺，能够提高生产效率，减少甚至解决因崩裂、分层(薄膜剥离)等不良因素造成的加工质量问题。 DFL7160将短脉冲激光聚焦到晶片表面后进行照射。激光脉冲被Low-k膜连续吸收，当吸收到一定程度的热能后，Low-k膜会瞬间汽化。由于相互作用的原理，被汽化的物质会消耗掉晶片的热能，所以可以进行热影响极少的加工。 GaAs化合物半导体的薄型晶片切割:GaAs晶片因为材料比较脆，在切割时容易发生破裂或缺损，所以难以提高通常磨轮刀片切割的进给速度。如果利用激光全切割技术，加工进给速度可以达到磨轮刀片切割进给速度的10倍以上，从而提高生产效率。(进给速度仅为一例。实际操作时，因加工晶片的不同会有所差异。)
￥ 一、填空题 1、将芯片及其他要素在框架或基板上布置，粘贴固定以及连接，引出接线端子并且通过可塑性绝缘介质灌封固定的过程为狭义封装 ;在次基础之上，将封装体与装配成完整的系统或者设备，这个过程称之为广义封装。 2、芯片封装所实现的功能有传递电能；传递电路信号；提供散热途径；结构保护与支持。 3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。 4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。 5、金属凸点制作工艺中，多金属分层为黏着层、扩散阻挡层、表层金保护层。 6、成型技术有多种，包括了转移成型技术、喷射成型技术、预成型技术、其中最主要的是转移成型技术。 ' 7、在焊接材料中，形成焊点完成电路电气连接的物质叫做焊料；用于去除焊盘表面氧化物，提高可焊性的物质叫做助焊剂；在SMT中常用的可印刷焊接材料叫做锡膏。 8、气密性封装主要包括了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。 9、薄膜工艺主要有溅射工艺、蒸发工艺、电镀工艺、
光刻工艺。 10、集成电路封装的层次分为四级分别为模块元件（Module）、电路卡工艺（Card）、主电路板（Board）、完整电子产品。 11、在芯片的减薄过程中，主要方法有磨削、研磨、干式抛光、化学机械平坦工艺、电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀等。 12、芯片的互连技术可以分为打线键合技术、载带自动键合技术、倒装芯片键合技术。 ^ 13、DBG切割方法进行芯片处理时，首先进行在硅片正面切割一定深度切口再进行背面磨削。 14、膜技术包括了薄膜技术和厚膜技术，制作较厚薄膜时常采用丝网印刷和浆料干燥烧结的方法。 15、芯片的表面组装过程中，焊料的涂覆方法有点涂、 丝网印刷、钢模板印刷三种。 16、涂封技术一般包括了顺形涂封和封胶涂封。 二、名词解释 1、芯片的引线键合技术(3种) ] 是将细金属线或金属带按顺序打在芯片与引脚架或封装基板的焊垫上而形成电路互连，包括超声波键合、热压键合、热超声波键合。 2、陶瓷封装