华中科技大学
《电子线路设计、测试与实验》实验报告
实验名称：多功能数字钟设计
院（系）：自动化学院
专业班级：
实验成绩：
指导教师：汪小燕
2014 年6 月11 日
一、实验目的
1.掌握可编程逻辑器件的应用开发技术，设计输入、编译、仿真和器件编程；
2.熟悉EDA软件使用；
3.掌握Verilog HDL设计方法；
4.分模块、分层次数字系统设计
二、实验器材
QUARTUS II软件PC DEO实验板
三、实验要求
1.能显示小时、分钟、秒钟（小时以24进制,时、分用显示器，秒用LED）
2.能调整小时、分钟的时间
3.复位
四、实验原理
五、程序设计过程
数字钟由2个60进制计数器和1个24进制计数器和4个译码器共7个模块构成,3个计数器公用一个时钟信号CP。2个选择器分别用于选择分计数器和时计数器的使能控制信号,对时间进行校正时,在控制器的作用下,使能信号接高电平,此时每来一个时钟信号,计数器加一计数,从而实现对小时和分钟的校正.正常计时时,使能信号来自低位计数器的输出,即秒计数器达到59秒时,产生输出信号使分计数器加1,分秒计数器同时计到最大值时即59分59秒时,产生输出信号使小时计数器加一。
1.顶层模块：
module clock (led0, led1, led2, led3, led_sec, _50mhzin, adjminkey, adjhrkey, ncr, h12, hour12);
input _50mhzin;
input adjminkey, adjhrkey;
input h12;
input ncr;
output [6:0]led0, led1, led2, led3;
wire [7:0] led_a, led_b;
wire _1hz, _1khz, _5hz;
wire [7:0] hour, minute, second, set_hr, set_min;
output hour12;
wire h12;
output [7:0]led_sec;
assign hour12 = h12;
divided_frequency u0(_1hz,ncr,_50mhzin);
top_clock u1(hour, minute, second, _1hz, ncr, adjminkey, adjhrkey, _50mhzin);
display u2(_50mhzin, _5hz, ncr, led_a, led_b, led_sec, hour, minute, second,
h12);
SEG7_LUT u3(led_a[7:4], led3);
SEG7_LUT u4(led_a[3:0], led2);
SEG7_LUT u5(led_b[7:4], led1);
SEG7_LUT u6(led_b[3:0], led0);
endmodule
2.分频模块：
module divided_frequency(_1hzout,ncr,_50mhzin);
input _50mhzin, ncr;
output _1hzout;
supply1 vdd;
wire[11:0] q;
wire _1khzin;
wire en1, en2;
divfreq50M_1Khz du00(_1khzin, ncr, _50mhzin);//先调用1khz分频
counter10 du0(q[3:0], ncr, vdd, _1khzin);
counter10 du1(q[7:4], ncr, en1, _1khzin);
counter10 du2(q[11:8], ncr, en2, _1khzin);//再调用三个10计数器,将1khz分为1hz
assign en1=(q[3:0] == 4'h9);
assign en2=(q[7:4] == 4'h9) && (q[3:0] == 4'h9);
assign _1hzout = q[11];
assign _500hzout = q[0];
endmodule
3.时钟运行模块
module top_clock(hour, minute, second, _1hz, ncr, adjminkey, adjhrkey, _50mhzin);
input _1hz, _50mhzin, ncr, adjminkey, adjhrkey;
output [7:0] hour, minute, second;
wire [7:0] hour, minute, second;//时、分、秒每个用八位二进制表示两位BCD 码
supply1 vdd; //高电平，是使能一直打开
wire mincp, hrcp, _5hz;//_5hz用于快速校时
divfreq50M_5hz ut0(_5hz, ncr, _50mhzin);
counter60 ut1(second, ncr, vdd, _1hz);
counter60 ut2(minute, ncr, vdd, ~mincp);//秒和分使用60进制
counter24 ut3(hour[7:4], hour[3:0], ncr, vdd, ~hrcp);//时钟为24进制（默认）assign mincp = adjminkey ? _5hz : (second==8'h59);
assign hrcp = adjhrkey? _5hz : ({minute,second}==16'h5959);//进位或校时使能控制
endmodule
4.显示模块：
module display(_50mhz,_5hz,cr,led_a,led_b,led_sec,hour,minute,second,h12);
input [7:0]hour,minute,second;//时分秒
input _50mhz,cr,_5hz;
output [7:0]led_a,led_b,led_sec;//数码管显示缓存
input h12;//12,24小时制切换
reg [7:0]led_a,led_b,led_sec;
reg [2:0]mod;//模式变量
always@(posedge _50mhz)
begin
led_b=minute;
led_sec=second;//模式0,显示时分秒
if(~h12)
begin
led_a=hour;
led_b=minute;
led_sec=second;
end
else
begin
case(hour)
8'h13,
8'h14,
8'h15,
8'h16,
8'h17,
8'h18,
8'h19,
8'h22,
8'h23,
8'h24:led_a=hour-8'h12;
8'h20:led_a=8'h08;
8'h21:led_a=8'h09;
default:led_a=hour;
endcase
end//12/24小时切换,24到12,相应BCD码减end
endmodule
5.数码管操作模块
module SEG7_LUT (iDIG,oSEG);
input [3:0] iDIG;
output [6:0] oSEG;
reg [6:0] oSEG;
always @(iDIG)
begin
case(iDIG)
4'h1: oSEG = 7'b1111001; // ---t----
4'h2: oSEG = 7'b0100100; // | |
4'h3: oSEG = 7'b0110000; // lt rt
4'h4: oSEG = 7'b0011001; // | |
4'h5: oSEG = 7'b0010010; // ---m----
4'h6: oSEG = 7'b0000010; // | |
4'h7: oSEG = 7'b1111000; // lb rb
4'h8: oSEG = 7'b0000000; // | |
4'h9: oSEG = 7'b0010000; // ---b----
4'ha: oSEG = 7'b0001000;
4'hb: oSEG = 7'b0000011;
4'hc: oSEG = 7'b1000110;
4'hd: oSEG = 7'b0100001;
4'he: oSEG = 7'b0000110;
4'hf: oSEG = 7'b0001110;
4'h0: oSEG = 7'b1000000;
endcase
end
endmodule
六、功能仿真
1.六进制
2.十进制
3.六十进制（分了几张图截图）
4.24进制
5. 异步清零仿真
6.正常计时仿真
秒计时
●分计时
●小时计时
●23:59:59秒返0
7 手动校小时和分钟仿真
ADJHrKey 与AdjMinKey均为高电平有效，
七、思考题
1.什么是分层次的电路设计方法?叙述分层次设计电路的基本过程.
答: 在电路设计中,可以将两个或者多个模块组合起来描述电路逻辑功能,通常称为分层次的电路设计.自顶而下和自底而上是两种常用的设计方法.在自顶而下的设计中,先定义顶层模块,然后再定义顶层模块中用到的子模块.而在自底而上的设计中,底层的各个子模块首先被确定下来,然后将这些子模块组合起来构成顶层模块.
2.在用MAX+PLUS II 软件设计数字钟电路时,简述对60进制计数器进行仿真分析的大致过程.若仿真时栅格的大小(GRID SIZE)为0.5ms,设置CP信号时倍率(Multiplied By)为软件默认值1,那么仿真文件的时间至少需要多长才能完整反映计数过程?
答: 至少要0.5ms * 60 = 30ms
八、试验中遇到的问题与解决办法
这次实验主要是Verilog代码的编写和仿真，在波形的仿真过程中，有许多操作并不清楚，尤其是部分功能的波形仿真输出和如何手动调整时钟的波形仿真，虽然最后有同学帮忙，但是最后还是操作得很不熟练。
九、实验小结
本次实验让我们巩固了Verilog代码编写与波形仿真，掌握了更多了相关波形的仿真操作，但是在部分功能的操作上，以及网格的重新建立等方面显得仍然不够熟练，还需要更多的锻炼。
十、附录（附源代码）
//clock.v
module clock(led0,led1,led2,led3,led_sec,_50mhzin,adjminkey,adjhrkey,ncr,h12,hour12);
input _50mhzin;
input adjminkey, adjhrkey;
input h12;
input ncr;
output [6:0]led0, led1, led2, led3;
wire [7:0] led_a, led_b;
wire _1hz, _1khz, _5hz;
wire [7:0] hour, minute, second, set_hr, set_min;
output hour12;
wire h12;
output [7:0]led_sec;
wire [3:0]hour_num1, hour_num0, min_num1, min_num0, second_num1, second_num0;
assign hour12 = h12;
divided_frequency u0(_1hz,ncr,_50mhzin);
top_clock u1(hour, minute, second, _1hz, ncr, adjminkey, adjhrkey, _50mhzin);
display u2(_50mhzin, _5hz, ncr, led_a, led_b, led_sec, hour, minute, second, h12);
SEG7_LUT u3(led_a[7:4], led3);
SEG7_LUT u4(led_a[3:0], led2);
SEG7_LUT u5(led_b[7:4], led1);
SEG7_LUT u6(led_b[3:0], led0);
Endmodule
//topclock.v
module top_clock(hour, minute, second, _1hz, ncr, adjminkey, adjhrkey, _50mhzin);
input _1hz, _50mhzin, ncr, adjminkey, adjhrkey;
output [7:0] hour, minute, second;
output [3:0] hour_num1, hour_num0, min_num1, min_num0, second_num1, second_num0;
wire [7:0] hour, minute, second;//时、分、秒每个用八位二进制表示两位BCD码
supply1 vdd; //高电平，是使能一直打开
wire mincp, hrcp, _5hz;//_5hz用于快速校时
wire [3:0] hour_num1, hour_num0, min_num1, min_num0, second_num1, second_num0;
//divfreq50M_5hz ut0(_5hz, ncr, _50mhzin);
counter60 ut1(second, ncr, vdd, _1hz);
counter60 ut2(minute, ncr, vdd, ~mincp);//秒和分使用60进制
counter24 ut3(hour[7:4], hour[3:0], ncr, vdd, ~hrcp);//时钟为24进制（默认）
assign mincp = adjminkey ? _5hz : (second==8'h59);
assign hrcp = adjhrkey? _5hz : ({minute,second}==16'h5959);//进位或校时使能控制
assign hour_num1[3:0] = hour[7:4];
assign hour_num0 = hour[3:0];
assign min_num1 = minute[7:4];
assign min_num1 = minute[3:0];
assign second_num1 = second[7:4];
assign second_num0 = second[3:0];
endmodule
//display.v
module display(_50mhz,_5hz,cr,led_a,led_b,led_sec,hour,minute,second,h12);
input [7:0]hour,minute,second;//时分秒
input _50mhz,cr,_5hz;
output [7:0]led_a,led_b,led_sec;//数码管显示缓存
input h12;//12,24小时制切换
reg [7:0]led_a,led_b,led_sec;
reg [2:0]mod;//模式变量
always@(posedge _50mhz)
begin
led_b=minute;
led_sec=second;//模式0,显示时分秒
if(~h12)
begin
led_a=hour;
led_b=minute;
led_sec=second;
end
else
begin
case(hour)
8'h13,
8'h14,
8'h15,
8'h16,
8'h17,
8'h18,
8'h19,
8'h22,
8'h23,
8'h24:led_a=hour-8'h12;
8'h20:led_a=8'h08;
8'h21:led_a=8'h09;
default:led_a=hour;
endcase
end//12/24小时切换,24到12,相应BCD码减end
endmodule
//SEG7_LUT.v
module SEG7_LUT (iDIG,oSEG);
input [3:0] iDIG;
output [6:0] oSEG;
reg [6:0] oSEG;
always @(iDIG)
begin
case(iDIG)
4'h1: oSEG = 7'b1111001; // ---t----
4'h2: oSEG = 7'b0100100; // | |
4'h3: oSEG = 7'b0110000; // lt rt
4'h4: oSEG = 7'b0011001; // | |
4'h5: oSEG = 7'b0010010; // ---m----
4'h6: oSEG = 7'b0000010; // | |
4'h7: oSEG = 7'b1111000; // lb rb
4'h8: oSEG = 7'b0000000; // | |
4'h9: oSEG = 7'b0010000; // ---b----
4'ha: oSEG = 7'b0001000;
4'hb: oSEG = 7'b0000011;
4'hc: oSEG = 7'b1000110;
4'hd: oSEG = 7'b0100001;
4'he: oSEG = 7'b0000110;
4'hf: oSEG = 7'b0001110;
4'h0: oSEG = 7'b1000000;
endcase
end
endmodule
//divided_frequency.v
module divided_frequency(_1hzout,ncr,_50mhzin);
input _50mhzin, ncr;
output _1hzout;
supply1 vdd;
wire[11:0] q;
wire _1khzin;
wire en1, en2;
divfreq50M_1Khz du00(_1khzin, ncr, _50mhzin);//先调用1khz分频
counter10 du0(q[3:0], ncr, vdd, _1khzin);
counter10 du1(q[7:4], ncr, en1, _1khzin);
counter10 du2(q[11:8], ncr, en2, _1khzin);//再调用三个10计数器,将1khz分为1hz
assign en1=(q[3:0] == 4'h9);
assign en2=(q[7:4] == 4'h9) && (q[3:0] == 4'h9);
assign _1hzout = q[11];
assign _500hzout = q[0];
endmodule
module divfreq50M_1Khz(_1khzout,ncr,_50mhzin);
input _50mhzin, ncr;
output _1khzout;
reg _1khzout;
reg[15:0] cnt;
always @ (posedge _50mhzin )
begin
if(~ncr)
_1khzout<=1'b0;
else
begin
if(cnt==16'd24999)
begin
_1khzout=~_1khzout;
cnt<=16'b0;
end//50000分频
else
cnt<=cnt+1'b1;
end
end
endmodule
module divfreq50M_5hz(_5hzout,ncr,_50mhzin);
input _50mhzin,ncr;
output _5hzout;
reg _5hzout;
reg[24:0] cnt;
always @ (posedge _50mhzin )
begin
if(~ncr)
_5hzout<=1'b0;
else
begin
if(cnt==25'd4999999)
begin
_5hzout=~_5hzout;
cnt<=25'b0;
end//一千万分频
else
cnt<=cnt+1'b1;
end
end
endmodule
//counter10.v
module counter10(q,ncr,en,cp);//模十
input cp,ncr,en;
output [3:0] q;
reg [3:0] q;
always@(posedge cp or negedge ncr)
begin
if(~ncr) q<=4'b0000;
else if (~en) q<=q;
else if(q==4'b1001) q<=4'b0000;
else q<=q+1'b1;
end
endmodule
module counter6(q,ncr,en,cp);//模6
input cp,ncr,en;
output [3:0] q;
reg [3:0] q;
always@(posedge cp or negedge ncr)
begin
if(~ncr) q<=4'b0000;
else if (~en) q<=q;
else if(q==4'b0101) q<=4'b0000;
else q<=q+1'b1;
end
endmodule
module counter60(cnt,ncr,en,cp);//模60
input cp,ncr,en;
output [7:0] cnt;
wire [7:0] cnt;
wire enp;
counter10 uc0(cnt[3:0],ncr,en,cp);
counter6 uc1(cnt[7:4],ncr,enp,cp);//模60计数器有一个模10,一个模6计数器组成
assign enp=(cnt[3:0]==4'h9);
endmodule
module counter100(cnt,ncr,en,cp);//模100
input cp,ncr,en;
output [7:0] cnt;
wire [7:0] cnt;
wire enp;
counter10 uc0(cnt[3:0],ncr,en,cp);
counter10 uc1(cnt[7:4],ncr,enp,cp);//模100计数器由两个模10计数器组成
assign enp=(cnt[3:0]==4'h9);
endmodule
module counter24(cnth,cntl,ncr,en,cp);//模24
input cp,ncr,en;
output [3:0] cnth,cntl;
reg [3:0] cnth,cntl;
always@(posedge cp or negedge ncr)
begin
if (~ncr) {cnth,cntl}<=8'h00;
else if(~en) {cnth,cntl}<={cnth,cntl};
else if ((cnth>2)||(cntl>9)||((cnth==2)&&(cntl>=3))) begin {cnth,cntl}<=8'h00; end//超越24,则清零
else if((cnth==2)&&(cntl<3))
begin cnth<=cnth; cntl<=cntl+1'b1; end
else if(cntl==9)
begin cnth<=cnth+1'b1; cntl<=4'b0000; end
else
begin cnth<=cnth; cntl<=cntl+1'b1; end
end
endmodule
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
《电子技术课程设计报告》 教学院：电气与电子信息工程学院 专业班级：xx级电子信息工程（x）班 学号：xxxxxxxxxxxx 学生：坏水 指导教师：xxxxxxxxxxxx 时间：2011.10.10~10.23 地点：电子技术实验室
课程设计成绩评定表
电子技术课程设计任务书 2011～2012学年第一学期 学生：坏水专业班级：xx电信本x班 指导教师：xxxxxxxxx 工作部门：电气与电子信息工程学院 一、课程设计题目：多功能数字钟电路的设计/直流稳压电源的设计 二、课程设计容（含技术指标）： ①拟定多功能数字钟和直流稳压电源的组成框图，要现电路的基本功能，使用 的器件少，成本低； ②画出数字钟和直流稳压电源的主体电路逻辑图； ③测试多功能数字钟的逻辑功能，同时满足基本功能与扩展功能的要求； ④设计并安装各单元电路，要求布线整齐、美观，便于级联与调试；
四、基本要求 1.基本功能：要求设计出+5V的直流稳压电源。数字钟要求以数字形式显示时、分、秒的时间。小时计数器的计时要求为“12翻1”，要求具有手动校时功能。 2.扩展功能：定时控制，其时间自定；仿广播电台正点报时，自动报整点时数或触摸报整点时数（主要体现在理论知识上进行电路设计）。 (一）实训题目:直流稳压电源和多功能数字钟。 (二）实训目的: 1、巩固和加深学生对模拟电子技术，数字逻辑电路等课程基本知识的理解，综 合运用课程中所学到的理论知识去独立完成一个实际课题。 2、根据课程需要，通过查阅手册和文献资料，培养学生独立分析和解决实际问 题的能力。 3、通过电路方案的分析、论证和比较，设计计算和选用元气件，通过电路组装， 调试和检测环节，掌握电路的分析方法和设计方法。 4、熟用常用电子元气件的类型和特性，并掌握合理选用原则。 5、掌握电路图、PCB图的设计方法，学会电路的安装与调试。 6、掌握常用仪器、仪表的正确使用方法，学会电路整机指标的测试方法。（三）实训要求
哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作 姓名: 蒋栋栋 班级: 0802503 学号: 080250331 指导教师: 井岩
目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)
一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑
专业：电子信息工程班级：电信1305班日期：2015.5.5 第3次实验 姓名：康健组别： 6 指导教师：成绩： 实验课题：EDA多功能数字钟 1、已知条件 Quartus II软件、FPGA实验开发装置。 2、主要技术指标 以数字形式显示时、分、秒的时间；小时计数器为同步24进制；要求手动校时、校分。 3、实验用仪器 PC、FPGA开发板、示波器、稳压电源等 4、电路工作原理 所谓的时钟，其实本质上就是计数器。以开发板上的晶振时钟作为时间基准。 然后通过分频模块（计数器）进行分频，得到1Hz的脉冲信号作为秒的信号脉冲，然后用模60的计数器构成秒的计数单元。每记60下就自动清零且产生进位信号。将这个进位信号作为分的计数器的使能信号，其中，分计数器也是模为60的计数器。这里的计数器都是由模10和模6 组成的BCD码的计数器。个位和十位分别是一个四位的数字。同理，每记满60，分计数器就会产生一个进位信号，这个进位信号作为小时的使能信号。小时的计数器就是模24的BCD计数器。注意，这里的整个电路都是用1HZ的频率作为时间脉冲的，也就是说，这个电路是同步时序的电路。通过使能，来控制各个部分的时序逻辑。将小时和分的使能信号在总是为有效电平和下一级进位信号做选择，就是时钟调时状态和正常计时状态的切换。当在调时状态的时候，时钟每完成一个周期，无论是分钟还是小时，就向前加1,。最后，将分钟和小时通过译码器连接到数码管。将秒直接连接到LED灯，完成整个工程的基本功能（扩展功能见选作的实验报告）。 5、电路设计与调试 1、模10计数器的设计
2、模6计数器的设计 3、模60计数器设计（分、秒计数） 4、模24计数器设计（小时计数）
课程设计（大作业）任务书 姓名：院（系）： 专业：学号： 任务起止日期：2010 12 31-----2011 1 7 课程设计题目： TTL数字钟的设计和Proteus仿真 课程设计要求： 设计内容和要求 用TTL芯片设计一个数字钟，以一昼夜24小时为一个计数周期。准确计时，具有“时”“分”数字显示，并具有调时功能。要求电路尽量简化，并选用同类型的器件。在Proteus 上进行电路的设计和计算机仿真。 设计目的 1掌握数字系统的分析和设计方法 2能够熟练的、合理的选用集成电路器件 3学习、掌握、熟悉Proteus软件的使用，为后续课程的仿真实验打下基础。 工作计划及安排： 2010 12 31 明确任务和要求 2011 1 3 查阅参考资料 2011 1 4 设计方案 2011 1 5 电路设计 2011 1 6 Proteus仿真调试 2011 1.7 完成设计报告 指导教师签字 2010年12 月31 日
课程设计报告评语 课程设计报告评语： 成绩评定： 指导教师：
设计课题题目 TTL 数字钟的设计和Proteus 仿真 一、设计任务与要求（大标题均为四号，黑体） 任务：设计一个TTL 数字钟并用Proteus 仿真 要求：用TTL 芯片设计一个数字钟，以一昼夜24小时为一个计数周期。准确计时，具 有“时”“分”数字显示，并具有调时功能。要求电路尽量简化，并选用同类型 的器件。在Proteus 上进行电路的设计和计算机仿真。 二、方案设计 数字时钟分别有秒，分，时，可用74LS90芯片实现进位。秒和分都是60进制，时是24进制，可以选用与门参与74LS90芯片实现。 三、元器件清单 元件序号 型号 主要参数 数量 备注 7SEG-BCD Optoelectronics 6 74LS08 TTL 74LS 5 74LS90 TTL 74LS 6 BUTTON Switches&Relays 2 四、Proteus 软件的使用介始 我首先上网找到了Proteus,找到想关汉化工具包，安装汉化，在网上搜索相关视频教程，自己摸索练习。 秒 进位器 脉冲 分 进位器 时 进位器 调时器 调时器
基于VHDL的多功能数字钟 设计报告 021215班 卫时章 02121451
一、设计要求 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒。 二、设计环境：Quartus II 三、系统功能描述 1、系统输入：时钟信号clk采用50MHz；系统状态及较时、定时转换的控制信号为k、set，校时复位信号为reset，均由按键信号产生。 2、系统输出：LED显示输出；蜂鸣器声音信号输出。 3、多功能数字电子钟系统功能的具体描述如下： （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下“k”键，进入“小时”待校准状态，若此时按下“set”键，小时开始校准；之后按下“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态；再次按下“k”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“k”键则进入闹钟“分”待校准状态；若再按下“k”键恢复到正常计时显示状态。若校时过程中按下“reset”键，则系统恢复到正常计数状态。 （1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管以2Hz 闪烁，并按下“set”键时以2Hz的频率递增计数。 （2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （3）“秒”校准状态：在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁，并以1Hz的频率递增计数。 （4）闹钟“小时”校准状态：在闹钟“小时”校准状态下，显示“小时”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （5）闹钟“分”校准状态：在闹钟“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500Hz的低音，在“59”分钟的第“59”秒发频率为1000Hz的高音，结束时为整点。 （四）显示：采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组led灯以4位BCD 码显示。 （五）闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。 四、各个模块分析说明 1、分频器模块(freq.vhd) （1）模块说明：输入一个频率为50MHz的CLK，利用计数器分出 1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。 （2）源程序： library ieee;
单片机电子时钟课程设 计实验报告 Pleasure Group Office【T985AB-B866SYT-B182C-BS682T-STT18】
《单片机原理与应用》课程设计 总结报告 题目：单片机电子时钟（带秒表）的设计 设计人员：张保江江润洲 学号： 班级：自动化1211 指导老师：阮海容 目录 1.题目与主要功能要求 (2) 2.整体设计框图及整机概述 (3) 3.各硬件单元电路的设计、参数分析及原理说明 (3) 4.软件流程图和流程说明 (4) 5.总结设计及调试的体会 (10) 附录 1.图一：系统电路原理图 (11) 2.图二：系统电路 PCB (12) 3.表一：元器件清单 (13) 4.时钟程序源码 (14)
题目：单片机电子时钟的设计与实现 课程设计的目的和意义 课程设计的目的与意义在于让我们将理论与实践相结合。培养我们综合运用电子课程中的理论知识解决实际性问题的能力。让我们对电子电路、电子元器件、印制电路板等方面的知识进一步加深认识，同时在软件编程、排错调试、焊接技术、相关仪器设备的使用技能等方面得到较全面的锻炼和提高，为今后能够独立完成某些单片机应用系统的开发和设计打下一个坚实的基础。 课程设计的基本任务 利用89C51单片机最小系统，综合应用单片机定时器、中断、数码显示、键盘输入等知识，设计一款单片机和简单外设控制的电子时钟。 主要功能要求 最基本要求 1)使用MCS-51单片机设计一个时钟。要求具有6位LED显示、3个按键输入。 2)完成硬件实物制作或使用Pruteus仿真（注意位驱动应能提供足够的电流）。 3)6位LED数码管从左到右分别显示时、分、秒(各占用2位)，采用24小时标准计时制。开始计时时为000000，到235959后又变成000000。 4)使用3个键分别作为小时、分、秒的调校键。每按一次键，对应的显示值便加1。分、秒加到59后再按键即变为00；小时加到23后再按键即变为00。在调校时均不向上一单位进位 (例如分加到59后变为00，但小时不发生改变)。 5) 软件设计必须使用MCS-51片内定时器，采用定时中断结构，不得使用软件延时法，也不得使用其他时钟芯片。 6）设计八段数码管显示电路并编写驱动程序，输入并调试拆字程序和数码显示程序。7）掌握硬件和软件联合调试的方法。 8）完成系统硬件电路的设计和制作。 9）完成系统程序的设计。 10）完成整个系统的设计、调试和制作。
《多功能数字钟电路的设计、制作》 课程设计报告 班级：(兴) 2008级自动化 姓名：胡荣 学号：2008960623 指导教师：刘勇 2010年11月13日
目录 一、设计目的．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 二、设计内容及要求．．．．．．．．．．．．．．．．．．．．．．．．．．．1 三、总设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 四、主要元件及设备．．．．．．．．．．．．．．．．．．．．．．．．．．．2 五、单元电路的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．5 1、数字电子计时器组成原理．．．．．．．．．．．．．．．．．5 2、用74LS160实现12进制计数器．．．．．．．．．．．．．．6 3、校时电路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7 4、时基电路设计．．．．．．．．．．．．．．．．．．．．．．．．．．．8 六、设计总电路图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 七、设计结果及其分析．．．．．．．．．．．．．．．．．．．．．．．．．8 八、设计过程中的问题及解决方案．．．．．．．．．．．．．．．9 九、心得体会．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 十、附录．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
多功能数字钟电路设计 一、设计目的 通过课程设计要实现以下两个目标：一、初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求；二、课程设计为后续的毕业设计打好基础。毕业设计是系统的工程设计实践，而课程设计的着眼点是让我们开始从理论学习的轨道上逐渐引向实际方面，运用已学过的分析和设计电路的理论知识，逐步掌握工程设计的步骤和方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。 二、设计内容及要求 1、功能要求： ①基本功能: 以数字形式显示时、分、秒的时间，小时计数器的计时要求为“12翻1”，并要求能手动快校时、快校分或慢校时、慢校分。 ②扩展功能: 定时控制，其时间自定；仿广播电台正点报时—自动报正点时数。 2、设计步骤与要求： ①拟定数字钟电路的组成框图，要求先实现电路的基本功能，后扩展功能，使用的器件少，成本低； ②设计各单元电路，并用Multisim软件仿真； ③在通用电路板上安装电路，只要求显示时分； ④测试数字钟系统的逻辑功能； ⑤写出设计报告。设计报告要求：写出详细地设计过程（含数字钟系统的整机逻辑电路图）、调试步骤、测试结果及心得体会。 三、总设计原理 数字电子钟原理是一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。 四、主要元件及设备 1、给定的主要器件： 74LS00（4片），74LS160（4片）或74LS161（4片），74LS04（2片），74LS20（2片），74LS48（4片），数码管BS202（4只），555（1片），开关（1个），电阻47k（2个）电容10uF（1个）10nF(1个) 各元件引脚图如下图：
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：
指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日
目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般
数 字 钟 实 验 报 告 课 程： 专业班级： 学生姓名： 学 号： 2014年 12月 22 日
多功能数字钟设计 一、设计任务 设计一多功能数字钟并进行仿真以及PCB制版。 二、设计要求 基本功能：准确计时，以数字形式显示时、分、秒的时间。 扩展功能：校正时间 PCB制版要求：尽量单面板、尺寸为200mm*150mm、焊孔0.5mm等三、设计方案 数字钟设计方案基本框图如下： 时的设计： 时的计数以24小时为周期，按通常的习惯，24小时计数器的计数序列为00，01，…，22，23，00，…，即当计数到23小时59分59秒时，再来一个秒脉冲，计数器就进到00时00分00秒。这样，可利用反馈置数或反馈清零法进行二十四进制计数。 分、秒的设计： 分和秒计数器都是模M=60的计数器。计数规律为00，01，…，58，59，00，…。它们的个位都是十进制，而十位则是六进制。 译码显示： 将计数器输出的4位二进制代码，译码显示出相应的十进制数状态，可利用译码显示器和数码管实现。 校时电路： 校时可用1s脉冲快速校正，也可手动产生单次脉冲慢校正至时或者分计数器。可设置变量来控制实现校正或正常计数。 四、Multisim仿真与分析
1、设计方案与模块框图 2、各子模块电路设计及原理说明 （1）振荡器 石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这用压电谐振的频率即为晶体振荡器的固有频率。 一般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。如图1所示。 图1 ②分频器 由于振荡器产生的频率很高，要得到秒脉冲，需要分屏电路。本实验由集成
EDA技术课程设计 ——多功能数字钟 学院：城市学院 专业、班级：电子C154 姓名：高阳夏岩 学号：158102 58128 指导老师：安亚军 2017年12月
一实验目的 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时LED灯花样显示 二实验原理 1时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号 三实验内容 1时钟记数部分 1）小时部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下
2）分钟部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 3）秒部分 其VHDL描述如下
编译，无误。 经仿真，其波形如下 2整点报时部分，其VHDL描述如下 编译，无误。
经仿真，其波形如下 3驱动8位八段共阴扫描数码管的片选驱动信号输出部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 4驱动八段字形译码输出部分 该模块功能：信号输入后，模块驱动八段字形译码输出，A，B，C，D，E，F，G分别接八段共阴级数码管7个接口，即有字形输出。
EDAⅡ实验报告 --多功能数字钟 学院专业: 学生学号: 指导老师:蒋立平 交稿时间:2012年3月25日
摘要 本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。 关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表 ABSTRACT This experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock has varities of the functions like 24-hour timer,week,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as alarm clock,stopwatch and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test. Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch
东北师范大学物理学院实验报告 学生姓名学号 班级 专业 题目 指导教师 2016 年 3 月
一、设计指标 1. 显示时、分、秒。 2. 以24小时制为一周期。 3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可 以手动输入或借用电路中的时钟。 4. 为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号 二、设计方框图 数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。
三、元器件介绍 1. 74LS00 与非(图2) 图2 2. 74LS00 与门（图3） 图3 74LS00管脚图 3.74LS390（图4），十进制加数器 图4 74LS390管脚图 图5 74LS51管脚图 输入 输出 A B Y 0 0 1 0 1 1 1 0 1 1 1 输入 输出 A B Y 0 0 0 0 1 0 1 0 0 1 1 1
4.74LS51（图5） 5.CD4060（图6） 6.74LS74 (图7) 7.74LS47 (图8)，译码器 图6 CD4060管脚图图7 74LS74管脚图 图8 74LS47管脚图 三、设计原理 1、各功能模块电路的设计（用Multisim仿真） （1）晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡
大连理工大学本科实验报告题目：多功能数字时钟设计 课程名称：数字电路与系统课程设计 学院（系）：信息与通信工程学院 专业：电子信息工程 班级： 学生姓名： 学号： 完成日期：2014年7月16日 2014 年7 月16 日
题目：多功能数字时钟设计 1 设计要求 1) 具有“时”、“分”、“秒”及“模式”的十进制数字显示功能； 2) 具有手动校时、校分功能，并能快速调节、一键复位（复位时间12时00分00秒）； 3) 具有整点报时功能，从00分00秒起，亮灯十秒钟； 4) 具有秒表功能（精确至百分之一秒），具有开关键，可暂停、可一键清零； 5) 具有闹钟功能，手动设置时间，并可快速调节，具有开关键，可一键复位（复位时间12时00分00秒），闹钟时间到亮灯十秒钟进行提醒； 6) 具有倒计时功能（精确至百分之一秒），可手动设置倒计时时间，若无输入，系统默认60秒倒计时，且具有开关键，计时时间到亮灯十秒钟进行提醒，可一键复位（复位时间默认60秒）。 2 设计分析及系统方案设计 2.1 模式选择模块：按键一进行模式选择，并利用数码管显示出当前模式。模式一：时钟显示功能；模式二：时钟调节功能；模式三：闹钟功能；模式四：秒表功能；模式五：倒计时功能。 2.2 数字钟的基本功能部分：包括时、分、秒的显示，手动调时，以及整点报时部分。基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。 具有复位按键1，在时钟模式下按下复位键后对时钟进行复位，复位时间12时00分00秒。 进入手动调时功能时，通过按键调节时间，每按下依次按键2，时钟时针加一，按下按键2一秒内未松手，时钟时针每秒钟加十；按键1对分针进行控制，原理与时针相同并通过译码器由七位数码管显示。 从00分00秒开始，数字钟进入整点报时功能（本设计中以一个LED灯代替蜂鸣器，进行报时），亮灯10秒钟进行提示。 2.3多功能数字钟的秒表功能部分：计时范围从00分00.00秒至59分59.99秒。可由复位键0异步清零，并由开关1控制计时开始与停止。 将DE2硬件中的50MHZ晶振经过分频获得周期为0.01秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示 2.4多功能数字钟的闹钟功能部分：进入闹钟功能模式后，通过按键2（设定小时）和按键1（设定分钟）设定闹钟时间，当按下按键一秒内未松手时，可进行快速设定时间。当时钟进入闹钟设定的时间（判断时钟的时信号时针，分针分别与闹钟设定的时信号时针、分针是否相等），则以LED灯连续亮10秒钟进行提示，并由开关0控制闹钟的开和关。 2.5 多功能数字钟的倒计时功能部分：可通过按键3（设定分针）和按键2（设定秒针）设定倒计时开始，当按下按键一秒内未松手时，可进行快速设定时间。当没有手动时间设定时，系统默认为60秒倒计时。倒计时的时钟与数字钟的时钟相同，每迎到一个1s时钟上升
电子课程设计 题目:数字时钟
数字时钟设计实验报告 一、设计要求: 设计一个24小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。 二、设计方案: 由秒时钟信号发生器、计时电路与校时电路构成电路。 秒时钟信号发生器可由振荡器与分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时与分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图: 图一 数字时钟电路框图 四、电路原理图: (一)秒脉冲信号发生器 秒脉冲信号发生器就是数字电子钟的核心部分,它的精度与稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器,经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个,一就是产生标准秒脉冲信号,一就是提供功能 扩展电路所需要的信号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz 标准秒脉冲。其电路图如下: 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器
图二秒脉冲信号发生器 (二)秒、分、时计时器电路设计 秒、分计数器为60进制计数器,小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数与进位功能。利用74LS161与74LS11设计6进制计数器显示秒的十位 ,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给分的个位。其电路图如下: 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使分的个位加1,利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0
交通大学数字电子技术实验报告 数字钟设计 姓名：** 学院：**学院 班级：**22 学号：212******5
一、实验名称 基于Verilog HDL设计的多功能数字钟 二、试验任务及要求 实验要求以Verilog HDL语言为手段，设计多功能数字钟。多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的围为0~23时。 在实验中为了显示与编写方便，该设计采用一个位24位二进制码[23:0]cnt 记录时间，每四位记录一个数，从高到低分别为时针十位、时针个位、分针十位、分针个位、秒针十位、秒针个位。 实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz信号，必须对输入的系统时钟50Mhz进行分频。 关于调整时间功能，该设计采用四个按钮调整对应位的数值，从而调整时间。 三、实验条件 该实验以Verilog HDL语言为手段，以Xilinx ISE Design Suite 13.4_1软件实现源程序的综合与仿真，并用BASYS2开发板作为目标器件。 四、设计过程 1.列写多功能数字钟设计--层次结构图
2.拟定数字钟的组成框图，在Xilinx ISE Design Suite 1 3.4_1软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Basys2实验平台上，实际测试数字钟的逻辑功能。 五、Verilog代码 module clock(input clk, input en, input key1, input key2, input key3, input key4, output sec, output wire[7:0] seg, output wire[3:0] digit ); wire[3:0] num0,mum1,num2,num3; disp u0(clk,num0,mum1,num2,num3,seg,digit); clk_gen u1(clk,en,key1,key2,key3,key4,sec,num0,mum1,num2,num3); endmodule
湖南工业职业技术学院项目制作报告书 项目名称：新大屏幕数字钟制作 所属课程：数字电子技术 系别电气工程 专业班级电信S2009－2 学生姓名易延烽 学号16 项目指导老师李佳老师 电子邮箱 联系Q Q 571040889 2011-1-1
新大屏幕数字钟的制作 一.设计目的 a.熟悉集成电路的引脚安排. b.掌握各芯片的逻辑功能及使用方法. c.了解面包板结构及其接线方法. d.了解数字钟的组成及工作原理. e.熟悉数字钟的设计与制作. 二.设计要求 1.a.时间以24小时为一个周期,显示时,分,秒; b.有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; c.为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. 2..制作要求 a.画出电路原理图(或仿真电路图); b.元器件及参数选择; c.电路仿真与调试; 3.制作要求自行装配和调试,并能发现问题和解决问题. 4.编写设计报告写出设计与制作的全过程,附上有关资料和图纸,有心得体会. 三.设计原理及其框图 1.数字钟的构成 数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定.通常使用石英晶体振荡器电路构成数字钟.图(1)
. ⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路. ⑵分频器电路 分频器电路将32768Hz的高频方波信号经32768()次分频后得到1Hz的方波信号供秒计数器进行计数.分频器实际上也就是计数器. ⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个
EDA技术课程设计 多功能数字钟 学院：城市学院 专业、班级： 姓名： 指导老师： 20XX年12月
目录 1、设计任务与要求 (2) 2、总体框图 (2) 3、选择器件 (2) 4、功能模块 (3) （1）时钟记数模块 (3) （2）整点报时驱动信号产生模块 (6) （3）八段共阴扫描数码管的片选驱动信号输出模块 (7) （4）驱动八段字形译码输出模块 (8) （5）高3位数和低4位数并置输出模块 (9) 5、总体设计电路图 (10) （1）仿真图 (10) （2）电路图 (10) 6、设计心得体会 (11)
一、设计任务与要求 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时输出喇叭有音乐响起。 二、总体框图 多功能数字钟总体框图如下图所示。它由时钟记数模块（包括hour、minute、second 三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。 系统总体框图 三、选择器件 网络线若干、共阴八段数码管4个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、 seltime(驱动4位八段共阴扫描数码管的片选 驱动信号输出模块)、deled(驱动八段字形译 码输出模块)。
四、功能模块 多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。 (1) 时钟记数模块： <1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。 VHDL程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour24 is port( clk: in std_logic; reset:instd_logic; qh:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); ql:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); end hour24; architecture behav of hour24 is begin process(reset,clk) begin if reset='1' then qh<="000"; ql<="0000"; elsif(clk'event and clk='1') then if (qh<2) then if (ql=9) then ql<="0000"; qh<=qh + 1; else ql<=ql+1; end if; else if (ql=3) then ql<="0000"; qh<="000"; else ql<=ql+1; end if; end if; end if; end process; end behav; 仿真波形如下：