原理图设计简介
本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。
一．建立一个新的工程
在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。
所用的文件库
信息。
Design directory 启动Project Manager
Open: 打开一个已有Project .
New :建立一个新的Project . 点击New 如下图：
cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命
名为myproject.cpm和myproject.lib
点击下一步
Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib
点击下一步
点击下一步
点击Finish完成对设计目录的配置。
为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。
其中：libcdma 目录为IS95项目所用的器件库。
libcdma1目录为IS95项目之后所用的器件库。
每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，
即：D：\libcdma , D：\libcdma1 ...
* 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。
下面介绍如何将共享库加入到自己的工程库中。
点击Setup
点击Edit 编辑cds.lib文件。添入以下语句:
define libcdma d:\libcdma
define libcdma1 d:\libcdma1
则库libcdma , libcdma1被加入Availiable Library 项内。如下图：
点击Add 依次将库libcdma , libcdma1加入右边自己的工程库中。 另：可通过右端 Up, Down 键排列库的优先级。
以上的准备工作完成后，即可进入Concept- HDL 环境进行原理图的绘制。
二．原理图的设计
点击Design Entry 进入 Concept- HDL
Concept- HDL 是Cadence 的电路原理图设计输入环境，下图为Concept---HDL 的目录结构：
第1页原理图的ASCII 描述 Page1.csb: 第1页原理图的二进制描述
第1页原理图的ASCII 连接文件 按verilog 仿真格式存放的设计网表
在concept 中电路原理图的设计流程如下：
下面就流程的各个部分做简单介绍。
◎1. Adding parts
使用Component---add命令在原理图中加元器件。
▲注意：为避免调出的元器件连线错位。栅格设置：栅格为50mil 栅格显示为100mil 首先应放入公司的标准图框（libcdma\FrameA1---A4,A4plus），再在图框内添加所需器件。其中介绍两个命令：
▲ Version ---- 改变元器件符号版本
▲ Section ---- 指定逻辑元器件在物理封装中的位置。并显示pin_number.
如下图：
▲ Replace ------ 元件替换。指用一个元件替换图中的另一个元件。
由于涉及到出料单的问题。放置器件（尤其是分立元件）时请按照《CDMA硬件部原理图设计规范》去做。对含有PPT信息的器件(PPT表包含有器件的材料代码和封装信息)，可以按下图，选择以Physical方式从PPT中调入器件。
◎2. Adding wires
a.使用Wire ---- Draw命令可在连线的同时，对该线网加信号名。
▲ 靠近需要连线的元件管脚处，使用shift + right 键可以准确快捷地捕捉pin脚并连线。
b.使用Wire ---- Route命令可自动完成点到点连线。
◎3. Naming wires
Concept—HDL可以通过相同信号名自动建立两个线网的连接关系。
使用Wire ---- signame命令可标记一根线网
使用Text ---- change命令改正和重新命名信号名。
a.总线
总线的信号名格式为〈msb..lsb>,msb指总线的最高位。Lsb指总线的最低位。
当为某根线网定义了总线格式的信号名后,该线将自动加粗，有别于单根信号线。
▲ Bus tap:给拆分出的总线各信号线编号，以便定义每条信号线的连接关系。
b. 逻辑低
在concept—HDL中，信号名加后缀---＂*＂表示逻辑低信号。
◎4. 添加属性（Property,attribute）
指给元件和信号线添加各种属性。下面仅介绍几个通常给元件添加的属性。
a. LOCATION:定义逻辑元件的物理封装编号。如d1,r5,l3…
b. JEDEC_TYPE:定义了一个逻辑元件的物理封装。原理图中如无此定义或pack_type
定义，则采用元件的缺省封装。
c. POWER_GROUP:定义元件的可替换电源。如：power_group=vddh=vcc3.3v
d. PNUMBER:添入Step2000内的材料代码。如：PNUMBER=材料代码值
▲ Display ---- Attachments : 显示属性依附关系。
▲ Text ---- Reattach : 属性的重新连接。可通过此命令给属性重新指定附属实体。 ◎5. 其它便捷作图命令
▲ Group ---- 组操作。用好group命令可以提高画图效率。
a. 在原理图中框出要定义为一个组的所有元素。
b. 使用Group ---- Copy All（Copy）或Move命令对该组进行操作。需要注意的是
Copy All命令可将元件，连线以及连线属性全部复制，而Copy无法复制连线属性。
◆如果你想跨页拷贝，可新建一个窗口，重复a,b两个步骤，将要复制的组拷入新建窗
口内。
◆为使图纸清晰，干净。有时需隐藏一些属性。如：path，可使用Goup--Create--By
Expression并输入path，再选择Group—Property Display—Invisible即可。 ▲ Global Find ---- 查找命令。你可以通过某个元器件序号或某个网络名在复杂的原理
D10.
图中将之迅速定位。如下图查找
或选择Net
框，通过网络名，即可快速定位该网络。如下图： Array
◎6. 存盘
完成原理图的绘制后，将原理图存盘。
三 . 用Checkplus工具，对原理图进行检查。
回到Project Manager 窗口，选择Tools --- Checkplus.
如下图：
选择其中不同项，可对原理图进行相应检查，如上图即可检查单节点等。当发生错误时，再回到Concept-HDL环境，使用Tools---Markers对错误进行定位并改之。
三．层次化设计：
随着电路设计逐渐趋于模块化以及设计复杂性的提高，层次化设计越来越多地被采用。层次化设计就是采用模块的方法，将一个设计嵌入到另一个设计中。这样设计出的原理图层次清晰，而且由模块描述的电路，更容易被复制和重新利用。
它的文件目录结构如下：
进行层次化设计需注意以下事项：
1．.sch和.sym文件名必须相同。如：module1.sch和module1.sym
2．.sch图中的I/O信号名必须和相应的.sym图中的管脚名相同。
3．I/O信号必须具有如下端口符号：
Inport
Outport
Ioport
▲▲注意：上述三个端口符号与出入页信号OFFPAGE是两种不同的符号。
4．在层次化设计中，有三种不同的信号类型：
Local：局域信号在一个模块设计中是唯一的。不同模块中的相同信号名并不相连。
Global：全局信号用于不同模块中的相同功能管脚（如：电源，地）之间的连接。通常表示为：信号名\G。
Interface：I/O信号，用于告诉其他模块（或设计），这些信号通过端口符号连接在原理图中。
5．为区别原理图器件符号和模块符号，模块符号统一使用下图所示式样：
通过一个简单实例介绍产生层次化设计的两种方法：
例如：
top设计中包含有一个名为module1的模块
module1的原理图设计
1．TOP-DOWN方法
A．产生顶层原理图TOP.SCH.1.1:
a.在top.sch.1.1原理图中使用Block---add添加代表模块的符号block1,
用Block----rename命令将其改名为module1
用Block----strecth 改变其大小,如下图：
b. 用Block----add pin给其添加pin
其中：
Input pin：A , EN
Output pin： B
如下图：
c.完成该页原理图后，选择File---save
B.产生模块module1的原理图：
a.File ---- Open
点击Open ,进入module1.sch.1.1
编辑环境,如下图：
b .绘制module1的原理图：
▲ 注意：module1.sch 图中的信号名必须和相应的module1中的管脚名相同。
c .选择File----save
此时即通过TOP —DOWN 方法完成一个层次化设计。
当你重新打开顶层原理图（即top.sch.1.1），双击module1模块即会进入下一层原理图。（即:module1.sch.1.1）。 2． DOWN-TOP
方法
A.生成底层设计,如上图（MODULE1.SCH.1.1）
B.生成模块符号。
在Concept-HDL 环境中选择Tools---Generate View ,并点击Generate 即产生module1的模块符号,如下：
C. 在顶层原理图中，调入module1
模块符号，如下图：
D.完成顶层原理图后，存盘。
此处选sym_1
此处选symbol
此时即用DOWN—TOP方法完成一个层次化设计,也可通过双击顶层模块进入下层设计。
四．用Packager—XL生成网表文件。
Packager--XL的输出文件示意图如下：
Pxl.log:报告文件。
Pstchip.dat:原理图中元件的物理封装说明。
Pstxprt.dat:逻辑元件与其物理元件之间对应关系的文件。
Pstxnet.dat:网表文件。
Pxl.state:状态文件。
Pxl.mkr:错误定位文件。
在Concept---HDL环境下，点击File---Export Physical。或Project Manager环境中按DESIGN SYNC按钮。并选择Export Physical.如下图：
若package成功,将生成网表文件。否则，修改错误直至打包成功。
五．Back Annotate ---- 反标注
在packager完成后和pcb板完成后，一般要对电路原理图进行反标注，以使pcb与原理图保持一致。经过反标后，软件会自动给每个元器件赋予一个序号。如$location=d1…,无需 手工给元器件加序号。
六．Packager Utilities
1.Tools --- Packager Utilities --- Bill Of Material生成料单.
2.Tools --- Packager Utilities --- Netlist Report可查看网表。
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
原理图设计规范 理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。 一、标准图框图幅 根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。 二、电路布局 原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些 地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同 类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽 量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线 及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进 行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐 压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人 名/审核人名, 日期, 版本号.
原理图设计简介 本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 所用的文件库 信息。 Design directory 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图： cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命
名为myproject.cpm和myproject.lib 点击下一步 Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。 其中：libcdma 目录为IS95项目所用的器件库。 libcdma1目录为IS95项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下， 即：D：\libcdma , D：\libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击Setup 点击Edit 编辑cds.lib文件。添入以下语句: define libcdma d:\libcdma define libcdma1 d:\libcdma1 则库libcdma , libcdma1被加入Availiable Library 项内。如下图：
CONCEPT-HDL原理图设计 一．创建新项目 1．用Project Manager建立Project *注意：在这里最好新建一个自己的设计目录并将所用库拷到本目录下，如果用默认的目录和库，很容易将目录结构搞乱。记住一定要编辑cds.lib文件 在Project Manager工具栏中选择File->New，将出现一个建立Project的对话框，按着提示新建了一个cpm文件并建立起了一个Lib:Cell:View:File结构的目录层次。其中Lib、Cell和View分别表示一组目录。在实际使用中发现，认识并理解这个结构，对学习这套工具的使用很有帮助。下图显示了一个典型的Lib:Cell:View目录结构： 由上图可以看出Lib目录是一个库目录，该目录下包含了所有的Cells。每个Cell目录下存放了一个设计（这里的设计是指PCB或芯片的设计，因此PCB中使用的芯片也被认为是一个设计而存在Cell目录下）的所有数据。这些数据又被分类归入各个VIEW。比如，UAS项目中交换板的Cell目录是SPB，在SPB下有schematic,symbol,package和physical等view目录。每个View目录下包含了一个设计的某一方面的数据。比如，原理图数据都被存放在sch_n VIEW(n表示原理图的版本号)。而Layout数据则被放physical下。
一、导出BOM 前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。最简单的方式是通过Tool→Annotate重新进行编排，保证不会出错。 步骤1，选中所在的工程设计，如下图 步骤2，点击Tools→Bill of Meterials
步骤3：选中“Place each part entry on a separate line”，并且在header和Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改BOM的内容 步骤1：打开BOM，刚打开的BOM应该是长得跟下面差不多
步骤2：将期修改一下，去掉一些不必要的几行，和不必要的列“item”和”quantity”修改后应该是这样。 步骤3：根据自己的想法，修改BOM的具体内容，注意，Reference这一列一定不能修改。
这个演示只是装简单地添加了一个叫做Mount的属性，用于表明这个器件要不要焊接 修改完成后，如下图所示： 三、生成upd文件。 Cadence Capture CIS能够从UPD文件中自动更新器件的属性。所以一个很重要的步骤就是生成UPD文件。 UPD文件格式的基本样子是这样子的： "{Part Reference}" "TOL" "R1" "10%" "U1" "/IGNORE/" 步骤1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
步骤2：在sheet2的A1格中输入="$"&sheet1!A1&"$" 。如下图所示。这样做的目录是将sheet1的A1格的内容前后各加一个$号。其实添加$号也不是最终目的，只是这样操作比较简单
本文简要介绍了cadence原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 下面举例说明： 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图: cadence 将会以你所填入的project name 如：myproject 给project file和design library分别命名为myproject.cpm 和myproject.lib
点击下一步 Available Library：列出所有可选择的库。包括cadence 自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA 硬件讨论园地----PCB 设计专栏内。其中： libcdma 目录为IS95 项目所用的器件库。libcdma1 目录为IS95 项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma , D：libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击 Edit 编辑cds.lib 文件。添入以下语句: define libcdma d:libcdma define libcdma1 d:libcdma1 则库libcdma , libcdma1 被加入Availiable Library 项内。如下图：
CADENCE从原理图到PCB步骤 一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size 中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘； 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate （注解），在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选择Update Cache，一路yes下去即可将原理图中该元件全部更新。 6）一些细节： 画原理图时的放大和缩小分别是按键“i”（Zoom In）和“o”（Zoom Out）和Protel有所区别；在创建元件封装的时候，除了GND可以同名以外，不能有其他同名的管脚，否者报错，不过貌似报错也没有影响，因为打开OrCAD自带的元件库时（比如Xilinx的FPGA），也有除GND外的同名管脚；添加网络标号的快捷键是“n”，不过在OrCAD中网络标号无法复制，记得Protel中是可以通过复制已有的网络标号来添加新的网络标号的。
第二章C adence的原理图设计 2.1Design Entry CIS软件概述 Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。其中Design Entry HDL是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计，Design Entry CIS原本是OrCAD公司的产品，OrCAD公司后来被Cadence公司收购，于是Design Entry CIS也就成了Cadence公司的另一套电路原理图设计软件。 Design Entry CIS原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用Design Entry CIS原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。 在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。 我们将围绕一块非常简单的STC系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到USB转UART串行口、STC系列单片机下载电路等方面的知识。 接着，我们将围绕一块ARM-7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于ARM-7实验箱。在此过程中我们还将学习到嵌入式技术等方面的知识。 2.2初识Design Entry CIS 一．启动Design Entry CIS 我们在电脑上点击“开始→所有程序→Cadence SPB16.2→Design Entry CIS”，如下图所示：
内部资料 请勿外传 CADENCE原理图与PCB设计说明 （第1版） . . .
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目录 序言 (1) 第一章系统简介 (2) 1.1 系统组成 (2) 1.1.1 库 (2) 1.1.2 原理图输入 (2) 1.1.3 设计转换和修改管理 (2) 1.1.4 物理设计与加工数据的生成 (3) 1.1.5 高速PCB规划设计环境 (3) 1.2 Cadence设计流程 (3) 第二章 Cadence安装 (4) 2.1安装步骤 (4) 2.2 LICENSE设置 (7) 2.3 库映射 (8) 2.4 修改cds.lib文件，设置原理图库： (9) 2.5 编辑ENV文件，设置PCB库： (10) 第三章 CADENCE库管理 (12) 3.1 中兴EDA库管理系统 (12) 3.2 CADENCE库结构 (14) 3.2.1 原理图（Concept HDL）库结构： (14) 3.2.2 PCB库结构： (14) 第四章项目管理器 (16) 4.1 项目管理的概念 (16) 4.2 创建或打开一个项目 (16) 4.3 原理图库的添加： (17) 4.4 填写设计（Design）名称 (18) 4.5 增加新的Design(设计) (19) . . .
4.6 项目的目录结构 (19) 第五章原理图设计 (21) 5.1 图纸版面设置 (21) 5.1.1 图纸统一格式设置 (21) 5.1.2 栅格设置 (23) 5.2 Concept-HDL的启动 (24) 5.3 添加元件 (25) 5.3.1 逻辑方式添加器件 (25) 5.3.2 物理方式添加器件 (26) 5.4 画线 (27) 5.4.1 Draw方式 (27) 5.4.2 Route方式 (28) 5.5 添加信号名 (28) 5.6 画总线 (29) 5.7 信号名命名规则 (30) 5.8 元件位号 (32) 5.8.1 元件位号手工标注 (32) 5.8.2 元件位号的自动标注 (33) 5.8.3 元件位号的自动排序 (34) 5.9 Cadence属性 (35) 5.10 组操作 (37) 5.10.1 组定义: (37) 5.10.2 组命名 (38) 5.10.3 组操作 (38) 5.11 常用命令 (39) 5.11.1 常用的快捷键 (39) 5.11.2 检查连接关系 (40) 5.11.3 点画命令 (40) 5.11.4 查找元件和网络 (40) 5.11.5 两个不同网络名的网络连接的方法 (41) 5.11.6 错误检查 (41) . . .
Protel原理图PCB到Cadence的数据转换 Date: 2008/ 04 / 25 Author:周曙光 Version: v16.x Keywords:数据转换AD6(Altium Designer 6) Note: 任何两个EDA工具之间的数据转换都不是百分百的正确，都需要做一定修改。 随着PCB设计的复杂程度和高速PCB设计需求的不断增加，越来越多的PCB设计者、设计团队选择Cadence的设计平台和工具。但是，由于没有AD6数据到Cadence数据直接转换工具，长期以来如何将现有的基于AD6平台的设计数据转化到Cadence平台上来一直是处于平台转化期的设计者所面临的难题。 下面结合Cadence和Altium的PCB设计工具，提供一条比较合理的转换途径。 1、环境：转换中使用到的工具 a) Altium Designer 6 b) Cadence Capture CIS c) Cadence Orcad Layout d) Cadence PCB Editor e) Cadence PCB Router(CCT) 2、Altium - AD6原理图到Cadence - Capture CIS 在Altium Designer 6原理图的转化上我们可以利用Altium Designer 6的Save Preject As来实现。通过这一功能我们可以直接将AD6的原理图转化到Capture CIS中。 然后直接保存为*.dsn文件。
注意事项： 这里，我们仅提出几点通过实践总结出来的注意事项。 a)封装信息 AD6在输出Capture DSN文件的时候，没有输出封装信息，在Capture中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与AD6 PCB设计中的封装一致性，以及Cadence在封装命名上的限制。 例如一个电阻，在AD6中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”；再比如DB9接插件的封装在AD6中为DB9RA/F，将会被改为DB9RAF。因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。当然，如果自己有一些标准的Cadence的PCB封装库，也可以直接输入对应的封装库名称。只是需要注意的就是在后面要导入器件的位置信息的时候，需要把AD6中的PCB封装名称修改为Cadence的PCB封装名称。当然两个软件中封装库的原点应该是一致的，否则后面导入PCB Editor时候，器件不在原来的位置。 给器件添加封装的时候，可以不用每个器件都添加一次，可以通过Capture的更新属性一次性进行操作。具体操作如下： 点击工程名称，然后在菜单tools->Updata properties，在这个属性更新界面里，需要选择一个自己编辑的UPD文件。 UPD文件格式如下： "
Cadence allegro 16.3 原理图设计教程（输出篇） 厦门大学电子实训基地 严新金 2011年4月26日
一：添加footprint 属性 1.1 单个元件添加 Footprint 属性 第一种方法：直接修改 1双击元件，弹出property editor 对话框 2在左上角空白处右键->pivot，改变视图 3修改PCB Footprint 属性 第二种方法：在元件库中添加footprint 属性，更新到原理图 1 打开元件库 2 打开元件编辑页面 3 菜单option->package property
4弹出编辑属性对话框 5 修改 PCB Footprint 属性，保存。回到原理图，打开 cache 选中要编辑Footprint 的元件，右键replace cache 6：弹出 replace cache 对话框，Action 中选择replace schematic part properties 复选框以及preserve Refdef 复选框。如图
1.2 批量添加Footprint 属性 1 工程管理窗口中，选择某一页 2 右键->Edit object properties 3 打开属性编辑窗口 4 用 Pivot 命令改变视图显示方式 页面放大：CTRL+鼠标滚轮上推。 页面缩小：CTRL+鼠标滚轮下拉。 左键框选 Footprint 空白处 5 右键单击任意一个待编辑的方框，选择 Edit
6 修改属性值，OK。单击 Property Editor 中的Apply 按钮，信息被添加到原理图中。 二自动生成位号 1 对原理图通篇检查，确认电气连接正确，逻辑功能正确，电源连接正确。 2 重新进行索引编号，选.dsn 文件，tool->annotate 3 弹出 annotate 对话框，各种选项如图所示，各项意义很明确。
一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection 对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。 2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel 类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘；
3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选 Tools--Annotate，在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），