2 选1 多路选择器
LIBRARY IEEE;
--IEEE 库使用说明
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux21 IS
--器件mux21 的外部接口信号说明
--PORT相当于器件的引脚,这一部分称为实体
PORT ( a b : IN STD_LOGIC;
s : IN STD_LOGIC;
y : OUT STD_LOGIC );
END ENTITY mux21;
--器件mux21 的内部工作逻辑描述即
--为实体描述的器件功能结构称为结构体ARCHITECTURE one OF mux21 IS
BEGIN
y <= a WHEN s = '0' ELSE
b WHEN s = '1' ;
END ARCHITECTURE one;
1位锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; --锁存器的实体定义了此器件的
--输入输出引脚及其信号属性
ENTITY Latch IS
PORT(
D : IN STD_LOGIC;
ENA : IN STD_LOGIC;
Q : OUT STD_LOGIC
);
END ENTITY Latch
--结构体
ARCHITECTURE one OF Latch IS --定义信号
SIGNAL sig_save : STD_LOGIC;
--进程语句结构描述逻辑的时序方式
BEGIN
PROCESS (D, ENA)
BEGIN
IF ENA = '1' THEN
sig_save <= D ;
END IF ;
Q <= sig_save ;
END PROCESS ;
END ARCHITECTURE one;
1位全加器
--或门逻辑描述
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2 IS
PORT (a,b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2
ARCHITECTURE fu1 OF or2 IS
BEGIN
c <= a OR b;
END ARCHITECTURE fu1;
--半加器描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT (a b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder
ARCHITECTURE fh1 OF h_adder IS
BEGIN
so <= (a OR b)AND(a NAND b);
co <= NOT( a NAND b);
END ARCHITECTURE fh1;
--1 位二进制全加器顶层设计描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT ( ain bin cin : IN STD_LOGIC;
cout sum : OUT STD_LOGIC );
END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
COMPONENT h_adder
PORT ( a b : IN STD_LOGIC;
co so : OUT STD_LOGIC);
END COMPONENT
COMPONENT or2
PORT (a b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT
SIGNAL d e f : STD_LOGIC;
--元件连接
BEGIN
u1 : h_adder PORT MAP( a =>ain b =>bin co=>d so =>e); u2 : h_adder PORT MAP( a =>e b =>cin co =>f so =>sum); u3 : or2 PORT MAP(a =>d b =>f c =>cout);
END ARCHITECTURE fd1 ;
1. 实体语句结构
以下是实体说明单元的常用语句结构
ENTITY 实体名IS
[GENERIC ( 类属表) ]
[PORT ( 端口表) ]
END ENTITY 实体名
实体说明单元必须按照这一结构来编写实体应以语句ENTITY 实体名IS 开始以语句END ENTITY 实体名结束其中的实体名可以由设计者自己添加。
。。。
COMPONENT h_adder -- 元件调用说明
PORT ( a b : IN STD_LOGIC ;
co so : OUT STD_LOGIC );
END COMPONENT;
。。。。
GENERIC 类属说明语句
GENERIC([ 常数名数据类型[ : 设定值]
{ 常数名数据类型[ : 设定值] } )
类属参量以关键词GENERIC 引导一个类属参量表，在表中提供时间参数或总线宽度等静态信息。将类属说明放在其中且放在端口说明，语句的前面在一个实体中定义的来自外部赋入。
ENTITY mcu1 IS
GENERIC (addrwidth : INTEGER := 16);
PORT(
add_bus : OUT STD_LOGIC_VECTOR(addrwidth-1 DOWNTO 0) );
...
ENTITY PGAND2 IS
GENERIC ( trise : TIME := 1 ns;
tfall : TIME := 1 ns ) ;
PORT ( a1 : IN STD_LOGIC ;
a0 : IN STD_LOGIC ;
z0 : OUT STD_LOGIC );
END ENTITY PGAND2;
PORT 端口说明
PORT ( 端口名: 端口模式数据类型
{ 端口名: 端口模式数据类型} ) ;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY nand2 IS
PORT(a : IN STD_LOGIC ;
b : IN STD_LOGIC ;
c : OUT STD_LOGIC ) ;
END nand2 ;
结构体
结构体的语句格式如下
ARCHITECTURE 结构体名OF 实体名IS
[说明语句]
BEGIN
[功能描述语句]
END ARCHITECTURE 结构体名;
结构体中的说明语句，是对结构体的功能描述语句中将要用到的信号(SIGNAL) 数据类型(TYPE) 常数(CONSTANT) 元件(COMPONENT) 函数(FUNCTION) 和过程(PROCEDURE)等加以说明。需要注意的是在一个结构体中，说明和定义的数据类型常数元件函数和过程只能用于这个结构体中。
功能描述语句结构
块语句是由一系列并行执行语句构成的组合体，它的功能是将结构体中的并行语句组成一个或多个子模块
进程语句定义顺序语句模块用以将从外部获得的信号值或内部的运算数据向其它的信号进行赋值
信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋值
子程序调用语句用以调用过程或函数并将获得的结果赋值于信号 元件例化语句对其它的设计实体作元件调用说明并将此元件的端与其它的元件信号或高层次实体的界面端口进行连接
块语句结构BLOCK
BLOCK 语句的表达格式如下
块标号BLOCK [ 块保护表达式]
接口说明
类属说明
BEGIN
并行语句
END BLOCK 块标号
接口说明部分有点类似于实体的定义部分，它可包含由关键词PORT GENERIC PORTMAP 和GENERIC MAP 引导的接口说明等语句。对BLOCK 的接口设置以及与外界信号的连接状况加以说明，这类似于
原理图间的图示接口说明，块的类属说明部分和接口说明部分的适用范围仅限于当前BLOCK ，所以所有这些在BLOCK 内部的说明对于这个块的外部来说是完全不透明的，即不能适用于外部环境或由外部环境所调用，但对于嵌套于更内层的块却是透明的即可将信息向内部传递块的说明部分可以定义的项目主要有
定义USE 语句
定义子程序
定义数据类型
定义子类型
定义常数
定义信号
定义元件
程序3-13
a1 : out1 <= '1' after 3 ns ;
blk1 : BLOCK
BEGIN
A2 : out2 <= '1' AFTER 3 ns ;
A3 : out3 <= '0' AFTER 2 ns ;
END BLOCK blk1 ;
程序3-14
a1 : out1 <= '1' AFTER 3 ns ;
a2 : out2 <= '1' AFTER 3 ns ;
a3 : out3 <= '0' AFTER 2 ns ;
进程PROCESS
PROCESS 语句的表达格式如下
[进程标号] PROCESS [ ( 敏感信号参数表) ] [IS]
[进程说明部分]
BEGIN
顺序描述语句
END PROCESS [进程标号]
2. PROCESS 组成
如上所述PROCESS 语句结构是由三个部分组成的即进程说明部分顺序描述语
句部分和敏感信号参数表
(1) 进程说明部分主要定义一些局部量可包括数据类型常数变量属性子
程序等但需注意在进程说明部分中不允许定义信号和共享变量(2) 顺序描述语句部分可分为赋值语句进程启动语句子程序调用语句顺序描
述语句和进程跳出语句等它们包括
信号赋值语句即在进程中将计算或处理的结果向信号SIGNAL 赋值
变量赋值语句即在进程中以变量VARIABLE 的形式存储计算的中间值
进程启动语句当PROCESS 的敏感信号参数表中没有列出任何敏感量时进程
的启动只能通过进程启动语句WAIT 语句这时可以利用WAIT 语句监视信号的变化情况
以便决定是否启动进程WAIT 语句可以看成是一种隐式的敏感信号表
子程序调用语句对已定义的过程和函数进行调用并参与计算 顺序描述语句包括IF 语句CASE 语句LOOP 语句NULL 语句等 进程跳出语句包括NEXT 语句EXIT 语句用于控制进程的运行方向
(3) 敏感信号参数表需列出用于启动本进程可读入的信号名当有WAIT 语句时例
外
但VHLD 程序特别是进程结构设计者应当从三个方面去判断它的功能和执行情况
1 基于CPU 的纯软件的行为仿真运行方式
2 基于VHDL 综合器的综合结果所可能实现的运行方式
3 基于最终实现的硬件电路的运行方式
(1) 在同一结构体中的任一进程是一个独立的无限循环程序结构
但进程中却不必
放置诸如软件语言中的返回语句它的返回是自动的进程只有两种运行状态即执行状
态和等待状态
(2) 必须注意PROCESS 中的顺序语句的执行方式与通常的软件语言中的语句的顺
序执行方式有很大的不同软
(3) 虽然同一结构体中的不同进程是并行运行的但同一进程中的逻辑描述语句则
是顺序运行的因而在进程中只能设置顺序语句
(4) 进程的激活必须由敏感信号表中定义的任一敏感信号的变化来启动否则必须
有一个显式的WAIT 语句来激励
(5) 结构体中多个进程之所以能并行同步运行一个很重要的原因是进程之间的通
信是通过传递信号和共享变量值来实现的所
(6) 进程是VHDL 重要的建模工具
(7) 进程有组合进程和时序进程两种类型组合进程只产生组合电
路时序进程产
生时序和相配合的组合电路这两种类型的进程设计必须密切注意VHDL 语句应用的特殊
方面这在多进程的状态机的设计中各进程有明确分工
子程序(SUBPROGRAM)
VHDL 子程序具有可重载性的特点即允许有许多重名的子程序但这些子程序的参
数类型及返回值数据类型是不同的子程序的可重载性是一个非常有用的特性
3.5.1 函数FUNCTION
函数的语言表达格式如下
FUNCTION 函数名参数表RETURN 数据类型--函数首
FUNCTION 函数名参数表RETURN 数据类型IS -- 函数体
[ 说明部分]
BEGIN
顺序语句
END FUNCTION 函数名
1. 函数首
函数首是由函数名参数表和返回值的数据类型三部分组成的
2 函数体
函数体包含一个对数据类型常数变量等的局部说明以及用以完成规定算法或
转换的顺序语句部分一旦函数被调用就将执行这部分语句
在函数体结尾需以关键词END FUNCTION 以及函数名结尾
重载函数OVERLOADED FUNCTION
VHDL 允许以相同的函数名定义函数但要求函数中定义的操作数具有不同的数据类型以便调用时用以分辨不同功能的同名函数即同样名称的函数可以用不同的数据类型作为此函数的参数定义多次以此定义的函数称为重载函数
过程PROCEDURE
VHDL 中子程序的另外一种形式是过程PROCEDURE 过程的语句格式是
PROCEDURE 过程名参数表-- 过程首
PROCEDURE 过程名参数表IS
[说明部分]
BIGIN -- 过程体
顺序语句
END PROCEDURE 过程名
与函数一样过程也由两部分组成即由过程首和过程体构成过程首也不是必需的过程体可以独立存在和使用即在进程或结构体中不必定义过程首而在程序包中必须定义过程首
过程首由过程名和参数表组成参数表可以对常数变量和信号三类数据对象目标作出说明并用关键词IN OUT 和INOUT 定义这些参数的工作模式即信息的流向如
重载过程OVERLOADED PROCEDURE
库LIBRARY
库LIBRARY 的语句格式如下
LIBRARY 库名
IEEE 库是VHDL 设计中最为常见的库它包含有IEEE 标准的程序
包和其它一些支
持工业标准的程序
STD_LOGIC_1164NUMERIC_BIT 和NUMERIC_STD 等程序
STD 库
VHDL 语言标准定义了两个标准程序包即STANDARD 和TEXTIO 程序包文件输
入/输出程序包它们都被收入在STD 库中只要在VHDL 应用环境中即可随时调用
这两个程序包中的所有内容即在编译和综合过程中VHDL 的每一项设计都自动地将其
包含进去了由于STD 库符合VHDL 语言标准在应用中不必如IEEE 库那样以显式表
达出来如在程序中以下的库使用语句是不必要的
WORK 库
WORK 库是用户的VHDL 设计的现行工作库用于存放用户设计和定义的一些设计单
元和程序包因而是用户的临时仓库用户设计项目的成品半成品模块以及先期已设
计好的元件都放在其中
VITAL 库
使用VITAL 库可以提高VHDL 门级时序模拟的精度因而只在VHDL 仿真器中使
用
USE 语句的使用将使所说明的程序包对本设计实体部分或全部开放即是可视的USE
语句的使用有两种常用格式
USE 库名.程序包名.项目名
USE 库名.程序包名.ALL
程序包PACKAGE
程序包的内容主要由如下四种基本结构组成因此一个程序包中至少应包含以下结
构中的一种
常数说明在程序包中的常数说明结构主要用于预定义系统的宽度如数据总线
通道的宽度
VHDL 数据类型说明主要用于在整个设计中通用的数据类型例如通用的地址
总线数据类型定义等第4 章将对数据类型作详细说明
元件定义元件定义主要规定在VHDL 设计中参与文件例化的文件已完成的设
计实体对外的接口界面
子程序并入程序包的子程序有利于在设计中任一处进行方便地调用
定义程序包的一般语句结构如下
PACKAGE 程序包名IS -- 程序包首
程序包首说明部分
END 程序包名
PACKAGE BODY 程序包名IS -- 程序包体
程序包体说明部分以及包体内
END 程序包名
程序包的结构由程序
配置CONFIGURATION
配置语句的一般格式如下
CONFIGURATION 配置名OF 实体名IS
配置说明
END 配置名
EDA实验报告 学生姓名：asfmla;m 学号：eafvpa[cv专业班级：电子3班 组合电路设计 一、实验目的 熟悉quartusⅡ的VHDL文本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。 二、实验内容 实验内容：首先利用quartusⅡ完成2选1多路选择器（例4-3）的文本编译输入（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。引脚锁定以及硬件下载测试。建议选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256HZ信号，clock5接1024HZ信号，clock2接8HZ信号。最后选行编译、下载和硬件测试实验。 三、实验器材 Quartus II软件。 四、设计思路/原理图 五、实验程序 实验内容1：二选一： library ieee; use ieee.std_logic_1164.all; entity mux21a is port(a,b: in std_logic; s: in std_logic; y: out std_logic); end entity; architecture dataflow of mux21a is begin
y<=a when s='0' else b; end architecture; 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity mux31a is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity mux31a; architecture m31a of mux31a is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture; 六、实验步骤 在E盘新建一个文件夹，用于存放工程。打开quartus，新建工程，然后选择新建VHDL 文件，命名为mux21a。在VHDL编辑窗口中输入实验程序后，进行编译、仿真；在实验一的基础上，新建VHDL文件，命名为mux31a。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真；最后进行硬件测试。 七、仿真波形分析 二选一波形： 分析：当s=0时，y=a；当s=1时，y=b。 三选一综合图形及其波形
1.4’b1001<<2=（6‘b100100），4’b1001>>2=（4’b0010 ）。 2、完整的条件语句将产生（组合逻辑电路）电路，不完整的条件语句将产生（时序逻辑电路）电路。 3、用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。 4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD） 5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。 6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。 7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统） 8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL） 10、一个完整的Verilog-HDL设计模块包括：（模块关键字和模块名）、（端口列表）、（端口定义）、（功能描述）这4部分。 11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（输出端口）、和（双向端口） 12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述）、（数据描述）和（结构描述） 13、Verilog-HDL的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ） 14、10’hxf=（ 10’xxxxxx1111 ） 10’hzf=（ 10’zzzzzz1111 ） 15、若a=5’b10x01,b=5’b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ） 16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。 17、若A=5’b11011,B=5’b10101,则有&A=(0）|B=（1） ~A=（5’b00100）A&B(5’b10001) 18、若A=8’b1000_0100则A<<3的结果为（11’b10000100000）A>>3的结果为（8’b00010000） 19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。 20、if(a) out1<=int1; else out1<=int2;当a= （1）执行out1<=int1 ；当a=（0）执行out1<=int2 二、选择题： 21、在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。 A、8 B、16 C、32 D、64 22、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。 A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件； C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。 23. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（ B ）。 ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A．①③⑤B．②③④C．②⑤⑥D．①④⑥ 24、下列标识符中，（A）是不合法的标识符。 A、9moon B、State0 C、Not_Ack_0 D、signall 25、下列语句中，不属于并行语句的是：（D ） A、过程语句 B、assign语句 C、元件例化语句 D、case语句 26、在verilog中，下列语句哪个不是分支语句？（ D ） A.if-else B、case C、casez D、repeat 27、下列标示符哪些是合法的（ B ） A、$time B、_date C、8sum D、mux# 28、如果线网类型变量说明后未赋值，起缺省值是（ D ） A、x B、1 C、0 D、z 29、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）
EDA 技术与应用的二选一选择器 学院名称： 东方学院 专 业： 电子信息工程 班 级： 学 号： 姓 名： 指导教师姓名： 指导教师职称： 2007年 4 月24日 JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 本科课程设计（论文）
二选一选择器 一.设计目的 1.学习VHDL编程； 2.进一步熟悉实验箱电路； 二.设计指标及功能要求 设计指标： （1）对所设计的小系统功能正确分析； （2）基于VHDL语言描述系统的功能； （3）在QUARTUSⅡ环境中编译通过； （4）仿真通过，并得到正确的波形； （5）给出相应设计报告； 功能要求：1.用VHDL语言设计可控加减计数器； 2.至少两层电路，底层有三种元件； 3.使得其执行可控加，减记数； 三.实验步骤 1.建立Light目录，用于存放本实验所建立的文本 2.点击“File New”,在出现的对话框中，选择“VHDL File”进入文本编辑器。 3.输入VHDL语言源文件。 4.点“Save as”，保存该源文件。 5.进行编译，点“start compilation”,若语句有错会有提示，修改后重新编译直到无错误。
6.点“File New”,选择“Vector Waveform File”,建立仿真输入文件. 7.点“End time”,输入终止时间（表示波形长度）.点“light”将所有信号选中或部分选中。点“start simulation”.运行波形，直至正确。 四、电路工作原理 首先，用异或门控制输入端，加一个脉冲信号。在其后方分别加上加法计数器和减法计数器：来一个脉冲，当异或门输出为0时，减法计数器开始工作，当输出为1时，加法计数器工作。这样，利用给异或门加不同的信号来控制加减计数器。 五.各子模块设计与调试过程 library ieee; use ieee.std_logic_1164.all; entity ora is port(a:in std_logic; b:out std_logic); end entity; architecture one of ora is begin b<=not a; end architecture;
实验四数据选择器 一、实验目的 1. 熟悉中规模集成数据选择器的逻辑功能及测试方法。 2. 学习用集成数据选择器进行逻辑设计。 二、实验原理 数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1、…和一个输出端Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。 中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图7—1所示，其中D0，D1，D2，D3为四个数据输入端，Y为输出端，A1，A2为控制输入端(或称地址端)同时控制两个四选一数据选择器的工作，G为工作状态选择端(或称使能端)。74LS153的逻辑功能如表7—1所示，当1 =G G时电路不工作，此 1= 2 ) ( 时无论A1、A0处于什么状态，输出Y总为零，即禁止所有数据输出，当( =G G时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选1= ) 2 中数据D1输出。 图7—1 图7—2 表7—1
当G =0时，74LS153的逻辑表达式为 中规模集成芯片74LS151为八选一数据选择器，引脚排列如图7—2所示。其中D 0—D 7为数据输入端，)(Y Y 为输出端，A 2、A 1、A 0为地址端，74LS151的逻辑功能如表7—2所示。逻辑表达式为 数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。 用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。 表7—2 例：用八选一数据选择器实现逻辑函数 CA BC AB F +== D A A D A A D A A D A A Y 3 1 2 1 1 1 1 +++= D A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y 7 2 6 1 2 5 1 2 4 1 2 3 1 2 2 1 2 1 1 2 1 2 +++ ++++=
4选1数据选择器实例
4选1数据选择器实例1 sel(1)sel(0)out 00in0 01in1 10in2 11in3 MUX sel(1) sel(0) out in0in1in2in3
module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) case(sel) 2'b00: out=in0; 2'b01: out=in1; 2'b10: out=in2; 2'b11: out=in3; default: out=1'bx; endcase endmodule 矢量类型 4选1数据选择器实例1 case (表达式) 选项值1: 语句1； 选项值2: 语句2； 选项值3: 语句3； … default: 缺省语句 endcase <位长度><'进制符号><数字及a到f（十六进制）> sel(1)sel(0)out 00in0 01in1 10in2 11in3
Verilog中数的表示方法 <位长度><'进制符号><数字及a到f（十六进制）> 3 'b101 //3位二进制数 5 ' D3//5位十进制数 12 ' h x//12位不确定数 16 ' o z//16位高阻态 16 ' b1001_0110_1111_zzzz //16位二进制数 ' h 123F//无位长度的十六进制数 ' o 123 //无位长度的八进制数
选多路选择器 部门： xxx 时间： xxx 整理范文，仅供参考，可下载自行编辑
EDA实验二4选1多路选择器设计实验 一、实验目的 进一步熟悉 QuartusII 的 VHDL 文本设计流程、组合电路的设计仿真和测试。 二、实验内容 实验内容一：根据4.1流程，利用 QuartusII 完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波 形。 b5E2RGbCAP 实验内容二：对 VHDL 不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。 三、实验记录 1.when-else语句设计的4选1多路选择器 a>.利用when-else语句的vhdl程序 library ieee。 use ieee.std_logic_1164.all。 entity mux41a is port( a,b,c,d,s0,s1:in std_logic。 y:out std_logic>。 end entity mux41a。 architecture one of mux41a is begin
y<= a when s0='0' and s1='0' else b when s0='1' and s1='0' else c when s0='0' an d s1='1' else d。 end architecture one。 备注 以上是when-else语句设计的4选1多路选择器的vhdl描述。程序中应该注意的有以下几点 A.一：实体的命名要和工程名相同，并且不能是中文的或者以数字 开头； B.二：when-else语句具有最高赋值优先级； b>.when-else语句设计的4选1多路选择器的RTL图 图<1）when-else语句设计的4选1多路选择器的RTL图 c>.when-else语句设计的4选1多路选择器的时序仿真波形图
8选1数据选择器74L S15 1 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。? 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。新艺图库 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。工作原理ab126计算公式大全 74LS151功能表: 在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。 数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。 1.逻辑特性 (1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。 (2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 数据选择器的原理 o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择 一个需要的数据送到输出端Q，为使能端，低电平有效。
实验一 实验目的： 熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试 二、实验内容 内容（一）用vhdl语言设计2选1多路选择器 参考例3-1程序设计如下： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one 全程编译后软件提示0错误，3警告，可以继续下面仿真操作。 程序分析： 这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。 时序仿真及分析： 时序仿真输入图： 时序仿真输出图： 时序分析： 由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b 下载和硬件测试： 引脚锁定图： 程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。 实验内容（二）双二选一多路选择器设计
程序设计： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one; entity muxk is port (a1,a2,a3,s0,s1:in bit; outy:out bit); end entity muxk; architecture bhv of muxk is component mux21a port (a,b,s:in bit; y:out bit); end component; signal tmp: bit; begin u1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 全程编译后软件提示0错误，2警告 程序分析： 这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。实体mux21a是一个2选一选通电路，实体muxk是元件的例化，其作用是将两个mux21a组合成一个3选1多路选择器。 时序仿真及分析： 时序仿真输入图 时序仿真输出图 时序分析: 从仿真出来的结果，我们不难发现，s0和s1做为a1、a2、a3的选通控制信号。当s0=0.、s1=0时，outy输出a1；当s0=0.、s1=1时，outy输出a2；当s0=1.、s1=0时，outy输出a1；当s1=1.、s2=1时，outy输出a3； 下载和硬件测试： 引脚锁定图
实验五 数据选择器及应用 [实验目的] 1、掌握数据选择器的工作原理及逻辑功能。 2、熟悉74LS153和74LS151的管脚排列和测试方法。 3、学习用数据选择器构成组合逻辑电路的方法。 [实验仪器及元器件] THD-1型数字电路实验箱，数字万用表，双踪示波器，集成电路（74LS00 四-2输入与非门、4LS32四-2输入或门、4LS86四-2输入异或门、 74LS153双四选一数据选择器、74LS151 八选一数据选择器），信号线（电缆），各种导线。 [实验任务] 1、用双四选一数据选择器74LS153实现一位全减器。 2、用双四选一数据选择器74LS153设计一个四位奇偶校验器。 3、用八选一数据选择器74LS151设计一个多数表决电路。 4、用Multisim8进行仿真，并在实验仪器上实现。 [实验原理] 数据选择器又称多路转换器或多路开关，其功能是在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其 送到一个公共输出端。数据选择器的功能类似一个多掷开关，如图4-23所示，图中有四路数据D 0 ～ D 3通过选择控制信号A 1、A 0（地址码）从四路数据中选中某一路数据送至输出端Y 。 一个n 个地址端的数据选择器，具有2n 个数据选择功能。例如：数据选择器（74LS153），n = 2，可 完成四选一的功能；数据选择器（74LS151），n = 3，可 完成八选一的功能。 1、双四选一数据选择器74LS153 所谓双4选1数据选择器就是在一块集成芯片上 有两个4选1 数据选择器。集成芯片引脚排列如图 A 1 A 0 地址码 D 0 D D D 数 据输 入 Y 输 出 图4-23 四选一数据选择器 4-24 74LS153引脚排列
深圳大学实验报告 实验课程名称：数字逻辑与数字系统 实验项目名称：数据选择器 学院：计算机与软件学院 报告人：陈文强学号：2012150295 班级：6班同组人：陈亚伟 指导教师：俞航老师 实验时间：2013-11-4 实验报告提交时间：2013-11-17
一、 说明 数据选择器是常用的组合逻辑电路之一。它有若干个数据输入端D0、D1……，若干个控制输入端、A0、A1、……和一个输出端Y 。在控制输入端加上适当的信号，即可从多个数据输入源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序地逻辑部件，也可以用来构成逻辑函数发生器，其方法简便，线路简单。4选1数据选择器的逻辑表达式为 10100112103Y=A A D+A A D A A D A A D ++ 所以对于任意给定的三输入变量的逻辑函数均可用4选1数据选择器来实现。同理，8选1数据选择器的逻辑表达式为 21021202110000112103204205216217Y=A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D +++++++所以对于任意给定的四输入变量的逻辑函数均可用8选1数据选择器来实现。采用比较法用数据选择器实现单输出函数的设计步骤如下： （1） 选择接到数据选择端的函数变量。 （2） 写出数据选择器输出的逻辑表达式。 （3） 将要实现的逻辑函数转换为标准与或表达式。 （4） 对照数据选择器输出表达式和待实现函数的表达式，确定数据输入端的值。 （5） 连接电路。 二、 实验仪器与材料 RXB-1B 数字电路实验箱 器件 74LS00 四2输入与非门 74LS153 双4选1数据选择器 三、 实验任务 任务一：双4选1数据选择器74LS153功能测试 将双4选1数据选择器74LS153插入实验系统的IC 空插座中。按图2.2.1接线，把数据输入端1D3、1D2、1D0、控制输入端A1、A0和能使IST 接至DLE —6型数字电路实验箱的任意7个逻辑电平开关，输出1Y 接至实验箱电平显示器的任一LED ，设计表2.2.1中的输入状态并将结果填入表2.2.1中。 输入 输出 使能端 地址端 数据端 Y Y 1ST A1 A0 D3 D2 D1 D0 理论值 实测值 表2.2.1
《集成电路设计实践》报告 题目：8选1数据选择器 院系：自动化学院电子工程系 专业班级：微电 学生学号： 学生姓名： 指导教师姓名：职称：讲师 起止时间：2015-12-21——2016-1-9 成绩： 设计任务 1) 依据8选1数据选择器的真值表，给出八选一MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下：版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； 4) 版图检查与验证（DRC检查）；
5) 针对自己画的版图，给出实现该电路的工艺流程图。 电路设计方案的确定 数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示 数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路，函数发生器及数码比较器等，常见的数据比较器有2选1，4选1，8选1，16选1电路。
示意图 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器。 数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 本次设计的是8选1数据选择器。选择控制端（地址端）为K2，K1，K0，按二进制译码，从8个输入数据D0-D7中，选择一个需要的数据送到输出端Y。 根据多路开关的开关状态（地址码）K2,K1,K0的状态选择D0-D7中某一个通道的数据输送到输出端Y。 如：K2K1K0＝000，则选择D0数据到输出端，即Y＝D0。 如：K2K1K0＝001，则选择D1数据到输出端，即Y＝D1，其余类推。 8选1 MUX功能表如下： 电路图设计如下: 1：
电学实验报告模板 实验原理 数据选择器的功能类似一个单刀多掷开关,如图1所示。数据选择器在地址码的控制下，从多路数据输入中选择其中一个并将其送到一个公共的输出端。 图1 数据选择器示意图 1. 4选1数据选择器
图2 4选1数据选择器及其逻辑 图2所示为4选1数据选择器及其逻辑。该电路有4路输入数据和为地址输入。为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。 由图2（b）可以得到该数据选择器的逻辑函数式为 (1) 2. 用4选1数据选择器扩展成8选1数据选择器 8选1数据选择器有8路数据输入，3位地址输入。如果用4选1数据选择器实现8选1，需要2片4选1数据选择器，如图所示。其中,是通过4选1数据选择器的使能控制端接入的。由图5并根据式（1），可以得到 显然实现了8选1的逻辑功能。
图5 用4选1数据选择器扩展成8选1数据选择器实验仪器
实验内容及步骤 1. 测试和验证74HC153的逻辑功能 （1）集成电路芯片74HC153引脚图 74HC153是双4选1数据选择器，芯片内部包含两个独立的、完全相同的4选1数据选择器。图7-5所示为引脚图。每一个4选1数据选择器都设置了一个使能控制端。两个4选1数据选择器共享地址输入端。 图6 74HC151引脚图 （2）测试和验证74HC153的逻辑功能 按图7连接电路。实验数据记录在表7-1。验证74HC153的逻辑功能。
图7 测试74HC151的逻辑功能实验电路 表1 （3）用一片74HC153扩展成8选1数据选择器
图8 74HC153扩展成8选1数据选择器实验电路按图8连接电路。实验数据记录在表2。验证电路的逻辑功能。 表2
2选1数据选择器的VHDL描述 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; 译码器的设计 architecture dec_behave of e1 is signal sel : std_logic_vector( 0 to 3) ; begin sel(0) <= en ; sel(1) <= a(0) ; sel(2) <= a(1) ; sel(3) <= a(2) ; with sel select y <= "00000001" when "1000", "00000010" when "1001", "00000100" when "1010", "00001000" when "1011", "00010000" when "1100", "00100000" when "1101", "01000000" when "1110", "10000000" when "1111", "00000000" when others ; end dec_behave ; 8-3优先编码器 library IEEE; ……; entity encoder83 is port (ind: in std_logic_vector(7 downto 0);
outd: out std_logic_vector(2 downto 0)); end ; architecture behave of encoder83 is begin process (ind) begin if ind (7) = ‘1' then outd<= "111"; elsif ind (6) = ‘1' then outd<= "110"; elsif ind (5) = ‘1' then outd<= "101"; elsif ind (4) = ‘1' then outd<= "100"; elsif ind (3 )= ‘1' then outd<= "011"; elsif ind (2) = ‘1' then outd<= "010"; elsif ind (1) = ‘1' then outd<= "001"; elsif ind (0) = ‘1' then outd<= "000"; else outd<= "000"; end if; end process; end behave;
东莞理工学院实验报告 专业班级:电子信息工程技术1班姓名:陈瀚瑜学号:200831307124 指导教师: 卢贵主地点:8B 日期: xxxxx 实验一2选1多路选择器 1、实验目的： 熟悉了解软件Quartus II的界面及其操作，以一个简单的程序初步地跑一遍Quartus II的程序设计流程。通过这个典型的组合电路模块，给出相关的语法规则的说明由此进入对VHDL的深入了解的历程。要让自己能掌握在Quartus环境下新建程序文件、新建工程并编写程序、进行综合以及时序仿真功能。 2、实验设备： 一台装有Quartus II 9.0软件的计算机一台。 3、设计原理: 此实验是一个2选1的多路选择器，既然是两个选一个，当然有两个输入端a,b数据通道，然后有一个输入通道是选择控制信号s，一个输出通道y。当s的取值分别为0或1时，输出端y就分别输出来自输入口a或b。 4、实验内容: 1、打开Quartus II 9.0软件，新建VHDL FILE，保存跟实体一样的名称mux21a。 2、在FILE下按New Project Wizard,找到…\mux21a选中将加入工程，然后选择目标芯片 ACEX1K、分装为TQFP、管口144、速度级别3，然后选择下面的EP1130TC144。 3、根据原理设计代码，如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a is PORT(a,s,b:IN STD_LOGIC; y:OUT STD_LOGIC); END ENTITY mux21a; ARCHITECTURE BHV OF mux21a IS SIGNAL d:STD_LOGIC; SIGNAL e:STD_LOGIC; BEGIN d<=a AND (NOT s); e<=b AND s; y<=d OR e; END ARCHITECTURE BHV; 4、编译processing-start compilation.
? 2000 Fairchild Semiconductor Corporation DS006416 https://www.doczj.com/doc/9b8062737.html, August 1986Revised March 2000 DM74LS253 3-STATE Data Selector/Multiplexer DM74LS253 3-STATE Data Selector/Multiplexer General Description Each of these Schottky-clamped data selectors/multiplex-ers contains inverters and drivers to supply fully comple-mentary, on-chip, binary decoding data selection to the AND-OR gates. Separate output control inputs are pro-vided for each of the two four-line sections. The 3-STATE outputs can interface directly with data lines of bus-organized systems. With all but one of the common outputs disabled (at a high impedance state), the low impedance of the single enabled output will drive the bus line to a HIGH or LOW logic level. Features s 3-STATE version of DM74LS153 with same pinout s Schottky-diode-clamped transistors s Permit multiplexing from N-lines to one line s Performs parallel-to-serial conversion s Strobe/output control s High fanout totem-pole outputs s Typical propagation delay Data to output 12 ns Select to output 21 ns s Typical power dissipation 35 mW Ordering Code: Devices also available in T ape and Reel. Specify by appending the suffix letter “X” to the ordering code. Connection Diagram Function Table Address Inputs A and B are common to both sections.H = HIGH Level L = LOW Level X = Don't Care Z = High Impedance (OFF) Order Number Package Number Package Description DM74LS253M M16A 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow DM74LS253N N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide Select Data Inputs Output Output Inputs Control B A C0C1C2C3G Y X X X X X X H Z L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H H X X X H L H
EDA实验报告 组合电路设计 一、实验目的 1、熟悉quartusⅡ的VHDL文本设计全过程， 2、学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验内容 1、实验内容2：将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。 2、实验内容3：引脚锁定以及硬件下载测试。选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a 3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接spker，通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号，aclock2接8 Hz信号。最后进行编译、下载和硬件测试实验。 三、实验器材 PC机一台、Quartus II软件、EDA实验箱一台、下载电缆一根（已接好）。四、实验程序 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity muxk is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity muxk; architecture bhv of muxk is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 五、实验步骤 实验二：在实验一的基础上，新建VHDL文件，命名为muxk。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真。 实验三：
学生实验报告 实验课名称：VHDL硬件描述语言 实验项目名称：8选1数据选择器 专业名称：电子科学与技术 班级： 学号： 学生姓名： 教师姓名： _2010 _年_11_月_8_日
组别_____________________同组同学 实验日期2010年11月8日实验室名称______________成绩_____ 一、实验名称： 8选1数据选择器 二、实验目的与要求： 实验目的： 设计一个8选1的数据选择器，初步掌握QuartusII软件的使用方法以及硬件编程下载的基本技能。 实验要求： 通过VHDL编程，实现一个数据选择器，要求有8位数据输入端，1位数据输出端，通过3位地址输入信号寻址，并具有输出使能功能。首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。 如图所示： d0～d7为数据输入端； g为使能端，高电平有效； a[2..0]为地址输入端； y为输出端。 注：要求非使能或是无效地 址状态时，y输出0。 首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。在硬件实现中，要求： 1.用实验平台的拨动开关实现8位输入信号(d0～d7)：
注：要求使用最右面8个开关。 2. 用实验平台的按键实现地址信号和使能信号： 注：采用模式0的输入方式，并使用最左边的键6～键8三个按键实现地址输入，以及键3实现使能信号。(模式0的I/O设置见附录) 3. 输出采用LED发光阵列的LED12。 三、实验内容： 1. 打开QuartusII软件，建立一个新的工程： 1) 单击菜单File\N ew Project Wizard… 2) 输入工程的路径、工程名以及顶层实体名。 3) 单击Next>按钮，由于我们建立的是一个空的项目，所以没有包含已有文件，单击Next>继续。 4) 设置我们的器件信息：
南昌航空大学实验报告 年月日 课程名称: EDA技术实验课程名称: 2选1多路选择器的VHDL描述 班级:_09083114___姓名: 同组人:___________________________ 指导老师评定:___________________________签名:________________________ 一、实验目的 1、学习2选1多路选择器的设计； 2、初步了解用VHDL表达和设计电路的方法。 二、实验步骤 1、在VHDL编辑器窗口输入2选1多路选择器的VHDL描述： ENTITY mux21a IS PORT(a,b:IN BIT; s:IN BIT; y:OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y<=a WHEN s='0'ELSE b; END ARCHITECTURE one; 2、打开波形编辑器，运行2选1多路选择器，观察其输出波形（如图4-1所示）。图中可以看出，当s为低电平时，y输出的是a的波形，s为高电平时，y输出的是b的波形 图4-1 2选1多路选择器波形图 3、调出VHDL描述产生的2选1多路选择器原理图，如图4-2所示，并生成其元件符号如图4-3所示
图4-2 2选1多路选择器原理图 图4-3 选1多路选择器元件符号 4、用IF语句描述2选1多路选择器，并仿真出其波形波，如图4-4所示，图中可以看出，当s为低电平时，y输出的是a的波形，s为高电平时，y输出的是b 的波形 图4-4 2选1选择器仿真波形图 三、实验小结 通过本次实验，学习2选1多路选择器的设计，初步了解用VHDL表达和设计电路的方法。