![集成电路工艺原理作业[1]](https://img.doczj.com/imga0/04tt27s2bc95m5mercst-01.webp)
![集成电路工艺原理作业[1]](https://img.doczj.com/imga0/04tt27s2bc95m5mercst-e2.webp)
集成电路制造技术作业
热氧化
1、解释名词：自掺杂外扩散 SOS技术 SOI技术。
答：
自掺杂：是指在高温外延时，高掺杂衬底中的杂质从基片外表面扩散进入气相边界层，又从边界层扩散掺入外延层的现象。
外扩散：又称为互扩散，是指在高温外延时，衬底和外延层中的杂质互相由浓度高的一侧向浓度低的一侧扩散的现象。
SOS技术：是SOI技术的一种，是在蓝宝石或尖晶石衬底上异质外延硅获得外延材料的技术。SOI技术：是指在绝缘衬底上异质外延硅获得外延材料的技术。
2、详述影响硅外延生长速率的因素。
答：影响外延生长速率的因素主要有外延温度、硅源种类、反应剂浓度、外延反应器结构类型、气体流速、衬底晶向等。
外延温度的影响：外延过程可分为质量传递过程和表面反应过程。在气相质量传递过程中，随着温度升高气相边界层中的气体分子热运动加剧、气体黏度增加、气体
密度降低、气相边界层增厚，综合以上效应，气相质量传递速率随温度缓
慢升高有所加快。在表面反应过程中，外延剂吸附和气态生长物的解吸过
程很快，对外延生长速率影响效果不明显；外延剂化学反应和生成硅原子
迁移随着温度升高而明显加快，综合几个过程的综合效果，硅表面反应过
程随温度升高速率加快非常明显。因此，外延温度升高，外延生长速率加
快。
硅源种类的影响：实际测得采用不同硅源，生长速率不同。外延生长速率由高到低对应的硅源依次为：S i H4>S i H2Cl2>SiHCl3>SiCl4。
反应剂浓度的影响：一般地，在反应剂浓度较低时，随着反应剂浓度增加，质量传递至衬底表面的外延剂就会增加，外延速度就会加快。但是，随着浓度进一步升
高，到达某一临界浓度时，衬底表面生成硅原子速率大于硅原子在衬底
表面生成单晶的速度或者反应剂分解形成硅粒堆积，就会生长出多晶硅，
此时外延层的生长速率由硅原子形成单晶的速率控制。当采用含氯硅源
时，如果反应剂浓度继续增加，到达某一浓度时，外延生长速率反而开
始减小。
其他影响因素：外延器的结构类型、气体流速的因素对气相质量传递快慢造成影响。不同的衬底晶向由于共价键密度不同，外延生长速率也有所不同。
3、用外延生长的过程解释高温区、低温区温度与生长速度的关系。
答：外延过程可分为质量传递过程和表面反应过程。在气相质量传递过程中，随着温度升高气相边界层中的气体分子热运动加剧、气体黏度增加、气体密度降低、气相边界层增厚，综合以上效应，气相质量传递速率是温度的缓变化函数。在表面反应过程中，决定生长速率的是外延剂化学反应速率和生成硅原子迁移速率，此二过程变化速率是温度的快变函数，并且硅原子迁移形成单晶必须在高温下进行。因此，在温度较低时，相对于气相质量传递速率而言，表面反应速率较慢，外延生长速率受表面反应过程控制，外延生长速率随温度变化较快；在温度较高时相对于表面外延反应速率而言，气相质量传递速率较慢，外延生长速率受气相质量传递过程控制，外延生长速率随温度变化较为缓慢。4、解释以SiCl4为原料的硅外延为什么随SiCl4浓度的增加会出现负的生长速率？
答：用SiCl4反应剂，在浓度较低时，随着反应剂浓度增加，外延生长速度相应增加。随着浓度进一步升高，反应剂浓度超过临界浓度A后，衬底表面生成硅原子速率大于硅原子在衬底表面排列生成单晶的速度，就会生长出多晶硅，此时外延层的生长速率由硅原子形成单晶的速率控制。如果反应剂浓度继续增加，到达某一浓度B后，外延生长速率反而开始减小，特别地，当浓度增加到一定值时，开始出项负生长速率。这是因为SiCl4和H2还原反应是可逆的，当H2中SiCl4摩尔分数增大至0.28时，外延生长的速率小于硅的刻蚀速率，外观上只存在对Si的刻蚀作用，所以外延生长出项负生长速率。
5、解释为什么使用外延生长难以得到突变结？
答：外延是在高温下进行的，由于自掺杂和互扩散效应导致的杂质再分布，造成在外延和衬底界面处的杂质浓度梯度变化较缓，杂质浓度无法做到陡变分布，因此难以得到突变结。热氧化
1、由热氧化机理解释干、湿氧速率相差很大这一现象。
答：由二氧化硅基本结构单元可知，位于四面体中心的Si原子与四个顶角上的氧原子以共价键方式结合在一起，Si原子运动要打断四个Si-O键，而桥联O原子的运动只需打断二个Si-O键，非桥联氧原子只需打断一个Si-O键。因此，在SiO2网络结构中，O原子比Si原子更容易运动。氧原子离开其四面体位置运动后，生成氧空位。在热氧化过程中，氧离子或水分子能够在已生长的SiO2中扩散进入SiO2/Si界面，与Si原子反应生成新的SiO2网络结构，使SiO2膜不断增厚。与此相反，硅体内的Si原子则不容易挣脱Si共价键的束缚，也不容易在已生长的SiO2网络中移动。所以，在热氧化的过程中，氧化剂通
过氧化层扩散至SiO 2-Si 界面处进行反应，而不发生在SiO 2层的外表层。
在氧化过程中，氧化反应的速度很快，而扩散速度较慢，因此，在高温氧化时，氧化剂扩散速度决定了氧化速度。同样的氧化层厚度，水分子的扩散速度是氧的几十倍，所以，干氧和湿氧氧化速率差别较大。
2、薄层工艺（10nm 以下氧化层）过程中应注意哪些要求？现采用的工艺有哪些？
答：薄栅氧化层制备应满足以下关键条件：
（1）低缺陷密度。
（2）好的抗杂质扩散的势垒持性。
（3）具有低的界面态密度和固定电荷的高质量的Si-SiO 2界面；
（4）在热载流子应力和辐射条件下的稳定性。
（5）工艺过程中具有较低的热开销，以减少热扩散过程中的杂质再分布。
现采用的工艺分为四大类主流方法：
（1）各种预氧化清洁工艺；（2）各种氧化工艺；（3）化学改善栅氧化层工艺；（4）沉积氧化层或叠层氧化硅作为栅介质。
3、热氧化法生长1000?厚的氧化层，工艺条件：1000℃，干氧氧化，无初始氧化层，试问：
（1）氧化工艺需多长时间？
解：氧化层厚度与时间的关系：
X 2+AX=B （t+τ），因无初始氧化层，故τ=0，氧化时间为：
t= （X 2+AX ）/B=(0.01+0.1×0.165)/1.95×10-4≈135.9min
（2）在此基础上湿法氧化30min ，氧化温度1000℃，求最终的氧化层厚度。
解：初始氧化层厚度为0.1μm ，则：
τ=（X 2+AX ）/B=(0.01+0.1×0.226)/0.48×10-2≈6.8min
则，氧化层厚度为：
X=A/2{[1+(t+τ)4B/A 2]1/2-1}=0.226÷2×0.3=0.034μm
故，最终氧化层厚度为X=0.1+0.034=0.134μm 。
课本练习题
第7题：
第一步：解：根据氧化层生长厚度与生长时间之间的关系式：
222()S iO S iO x A x B t τ+=+
已知初始条件：τ=0，210000.1SiO x A m μ==，查表得知：0.165A m μ=，241.9510min m B μ-=?，
代入公式解得： 135.9m in t ≈
第二步：在此基础上湿法氧化30min ，氧化温度为1000℃，求最终的氧化层厚度。 解：此步氧化时已经有了第一步的初始氧化层厚度x 0=0.1 m μ，其中0.226A m μ=，220.4810min m
B μ-=?，由公式 200
x Ax B τ+= 可得τ=7.2min
根据氧化层生长厚度与生长时间之间的关系式：
212SiO A x ??= ? ???
解得：2SiO x =0.325m μ，所以最终氧化层厚度为2
SiO d =0.325+0.10 m μ=0.425m μ。 第10题：
解：（1）有图可知153510/B C atom s cm =?； 21310/S C atom s cm = 由扩散系数公式1520exp 1.4710/a E D D cm s T κ--??==?????
预淀积工艺时，主要以恒定表面源扩散为主，所以由杂质总量计算公式得
15() 1.13 1.8410Q t C ==? atoms/cm 2 预淀积为余误差分布，12B S A erfc C -=，而5210s B C C =?；由此得：A ≈6.2；
6.20.1j x m μ==?≈
（2）再分布过程应遵循限定表面源扩散规律，所以表面杂质浓度
结深为：57.26100.726j x cm m μ-===?=
表面杂质浓度为：
()15
19
(0,)8.5710s C t C t ====?atoms/cm 2
第12题：
解：该题为查表题，由表6-19，峰值浓度在0.1μm 处注入能量大约为30keV 。
第13题：
解：扩散温度导致的扩散深度偏差产生主要来源在于扩散系数差
由扩散系数公式 0exp a E D D T κ-??=?
???，以B 扩为例，其中D 0=10.5 2/cm s ，Ea=3.69eV （1）温度为+1℃时：(1001)
exp 97.46%(1000)12741273a a E E D D κκ??=-=???? （2）温度为-1℃时：(999)
exp 103.04%(1000)12721273a a E E D D κκ??=-=????
第16题：
答：（1）沟道效应:对晶体靶进行离子注入时，当离子注入的方向与靶晶体的某个晶向平行时，其运动轨迹将不再是无规则的，而是将沿沟道运动并且很少受到原子核的碰撞，因此来自靶原子的阻止作用要小得多，而且沟道中的电子密度很低，受到的电子阻止也很小，这些离子的能量损失率就很低。在其他条件相同的情况下，很难控制注入离子的浓度分布，注入深度大于在无定形靶中的深度并使注入离子的分布产生一个很长的拖尾，注入纵向分布峰值与高斯分布不同，这种现象称为离子注入的沟道效应（Channeling effect ）。
（2）减少沟道效应的措施：（1）对大的离子，沿沟道轴向(110)偏离7－10o ；（2）用Si ，Ge ，F ，Ar 等离子注入使表面预非晶化，形成非晶层（Pre-amorphization ）；（3）增加注入剂量（晶格损失增加，非晶层形成，沟道离子减少）；（4）表面用SiO 2层掩膜。
第18题：
解：（1）根据结深计算公式：Dt A
Xj =，推得211j A D t X ??= ? ???，而222j X t D A ??= ???,将D 代入2t 中， 222222221111 1.513117min 0.5j j j j j X X X A t D t t A X A X ??????????===== ? ? ? ? ? ? ???????????
， 所以，还要再扩散需要的时间为：117 -13=104min
（2）由于1μm 厚氧化层消耗的硅为：1×0.44=0.44μm，所以氧化0.2μm 厚氧化层需消耗的硅厚度为：0.2×0.44=0.088μm ，得知结深：1.5 -0.088=1.412μm
第19题：
解：（1）由图6-19，6-20查可查得B 的Si 中的投影射程及峰值深度 Rp ≈0.11μm ，ΔRp=0.032μm
由此峰值浓度可近似为：
（2）在结深为0.3μm 处浓度为：代入注入离子浓度的高斯分布函数可知：
天水华天电子集团 连军红
1217-3max -4p Q 0.4Q 0.410n 1.2510cm R 0.03210?≈===???p 17p 17
3m ax 3x R 110.30.111.2510exp 2R 20.03210n (0.3)n exp 3.71cm cm
-----=?-??????????= ? ?????????????=
第一单元: 3.比较硅单晶锭CZ,MCZ和FZ三种生长方法的优缺点。 答：CZ直拉法工艺成熟，可拉出大直径硅棒，是目前采用最多的硅棒生产方法。但直拉法中会使用到坩埚，而坩埚的使用会带来污染。同时在坩埚中，会有自然对流存在，导致生长条纹和氧的引入。直拉法生长多是采用液相掺杂，受杂质分凝、杂质蒸发，以及坩埚污染影响大，因此，直拉法生长的单晶硅掺杂浓度的均匀性较差。 MCZ磁控直拉法，在CZ法单晶炉上加一强磁场，高传导熔体硅的流动因切割磁力线而产生洛仑兹力，这相当于增强了熔体的粘性，熔体对流受阻。能生长无氧、均匀好的大直径单晶硅棒。设备较直拉法设备复杂得多，造价也高得多，强磁场的存在使得生产成本也大幅提高。 FZ悬浮区熔法，多晶与单晶均由夹具夹着，由高频加热器产生一悬浮的溶区，多晶硅连续通过熔区熔融，在熔区与单晶接触的界面处生长单晶。与直拉法相比，去掉了坩埚，没有坩埚的污染，因此能生长出无氧的，纯度更高的单晶硅棒。 6.硅气相外延工艺采用的衬底不是准确的晶向,通常偏离[100]或[111]等晶向一个小角度,为什么? 答：在外延生长过程中，外延气体进入反应器，气体中的反应剂气相输运到衬底，在高温衬底上发生化学反应，生成的外延物质沿着衬底晶向规则地排列，生长出外延层。 气相外延是由外延气体的气相质量传递和表面外延两个过程完成的。表面外延过程实质上包含了吸附、分解、迁移、解吸这几个环节，表面过程表明外延生长是横向进行的，是在衬底台阶的结点位置发生的。因此，在将硅锭切片制备外延衬底时，一般硅片都应偏离主晶面一个小角度。目的是为了得到原子层台阶和结点位置，以利于表面外延生长。 7. 外延层杂质的分布主要受哪几种因素影响？ 答：杂质掺杂效率不仅依赖于外延温度、生长速率、气流中掺杂剂的摩尔分数、反应室的几何形状等因素，还依赖于掺杂剂自身的特性。另外，影响掺杂效率的因素还有衬底的取向和外延层结晶质量。硅的气相外延工艺中，在外延过程中，衬底和外延层之间存在杂质交换现象，即会出现杂质的再分布现象，主要有自掺杂效应和互扩散效应两种现象引起。
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
第一章 1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、 电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。 关键尺寸：集成电路中半导体器件能够加工的最小尺寸。 2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越 快，性能越好 3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。 Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度 5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不 一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC 设计公 司；Chipless；Fablite 第二章：硅和硅片的制备 7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性 能 8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型 的固体硅锭； 9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入； 关键参数：拉伸速率和晶体旋转速度 10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？ 11、区熔法？纯度高，含氧低；晶圆直径小。 第三章集成电路制造工艺概况 12、亚微米CMOS IC 制造厂典型的硅片流程模型 第四章氧化；氧化物 12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。 13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。 14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好. 水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。 湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应。氧化速度氧化质量介于以上两种方法之间。
实验报告 课程名称：集成电路原理 实验名称： CMOS模拟集成电路设计与仿真 小组成员： 实验地点：科技实验大楼606 实验时间： 2017年6月12日 2017年6月12日 微电子与固体电子学院
一、实验名称：CMOS模拟集成电路设计与仿真 二、实验学时：4 三、实验原理 1、转换速率（SR）：也称压摆率，单位是V/μs。运放接成闭环条件下，将一个阶跃信号输入到运放的输入端，从运放的输出端测得运放的输出上升速率。 2、开环增益：当放大器中没有加入负反馈电路时的放大增益称为开环增益。 3、增益带宽积：放大器带宽和带宽增益的乘积，即运放增益下降为1时所对应的频率。 4、相位裕度：使得增益降为1时对应的频率点的相位与-180相位的差值。 5、输入共模范围：在差分放大电路中，二个输入端所加的是大小相等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范围。 6、输出电压摆幅：一般指输出电压最大值和最小值的差。 图 1两级共源CMOS运放电路图 实验所用原理图如图1所示。图中有多个电流镜结构，M1、M2构成源耦合对，做差分输入；M3、M4构成电流镜做M1、M2的有源负载；M5、M8构成电流镜提供恒流源；M8、M9为偏置电路提供偏置。M6、M7为二级放大电路，Cc为引入的米勒补偿电容。 其中主要技术指标与电路的电气参数及几何尺寸的关系：
转换速率：SR=I5 I I 第一级增益：I I1=?I I2 I II2+I II4=?2I I1 I5(I2+I3) 第二级增益：I I2=?I I6 I II6+I II7=?2I I6 I6(I6+I7) 单位增益带宽：GB=I I2 I I 输出级极点：I2=?I I6 I I 零点：I1=I I6 I I 正CMR：I II,III=I II?√5 I3 ?|I II3|(III)+I II1,III 负CMR：I II,III=√I5 I1+I II5,饱和 +I II1,III+I II 饱和电压：I II,饱和=√2I II I 功耗：I IIII=(I8+I5+I7)(I II+I II) 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路设计，掌握基本的IC设计技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行电路的模拟仿真。 五、实验内容 1、根据设计指标要求，针对CMOS两级共源运放结构，分析计算各器件尺寸。 2、电路的仿真与分析，重点进行直流工作点、交流AC和瞬态Trans分析，能熟练掌握各种分析的参数设置方法与仿真结果的查看方法。 3、电路性能的优化与器件参数调试，要求达到预定的技术指标。
电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高
集成电路原理及应用（第2版）谭博学苗汇静主编 课后习题答案 第二章 模拟集成电路的线性应用 对 A 2 :由"虚断”和"虚短”得 i 3=i 4， v 2_=v 2 - =u i2， 代入 U o1 得U 。哙呱…）， 2.11 求图3所示电路的增益A f ，并说明该电路完成什么功能 则 u i1 = U 01 R 1 R 2 R 2 R 1 ，即 u o-(1 K )u i1 ， 则 U 。1 -U i2 R 3 U i2 -U o R 4 R 3 因两个输入信号均从同相端输入, 所以输入阻抗比较高。该电路为高输入阻抗的差动放 2.9 试分析图1所示电路是什么电路，有何特点？图中设 解：第一级运放为同相放大器。对 A 1 :由"虚断”和"虚短”得 i 1 =i 2， v^=v 1. =u ， 1)U i2 - U o1
解：该电路由两个集成运放构成， A1为主放大器接成反相运算放大器， A2为辅助放大器, A2也接成反相放大器，利用 A2对A1构成正反馈，是整个电路向信号源索取的电流极少。 主放大器A 1 :由“虚断”和“虚短”得 R i U i I i u i 01 u 。 R 2 R i R 2 u i u i 辅助放大器A2的电压放大倍数: o2 u o2 2R 1 该电路为自举电路, U i U i U i R i I i I i - I R 2 R 2 U i U i u i2 u 。 R 2 目的是提高电路的输入电阻。 2R 得 U^2U i RR
当 R = R 1 时，R t 2.12 求图4所示电路输出电压与输入电压的表达式，并说明该电路完成什么 功能 i1 -u o1 ，即u o1 =-u i1 。A 1为倒相器 解：对A 1 :由
集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
《集成电路制造工艺原理》 课程教学 教案 山东大学信息科学与工程学院 电子科学与技术教研室(微电) 张新
课程总体介绍： 1．课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术方向）的专业选修课。本课程是半导体集成电路、晶体管原理与设计和光集成电路等课程的前修课程。本课程开课时间暂定在第五学期。 2．参考教材：《半导体器件工艺原理》国防工业出版社 华中工学院、西北电讯工程学院合编 《半导体器件工艺原理》（上、下册） 国防工业出版社成都电讯工程学院编著 《半导体器件工艺原理》上海科技出版社 《半导体器件制造工艺》上海科技出版社 《集成电路制造技术-原理与实践》 电子工业出版社 《超大规模集成电路技术基础》电子工业出版社 《超大规模集成电路工艺原理-硅和砷化镓》 电子工业出版社3．目前实际教学学时数：课内课时54学时 4．教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的器件（硅器件）、集成电路（硅集成电路）的制造工艺原理和技术；介绍了与光电子技术相关的器件（发光器件和激光器件）、集成电路（光集成电路）的制造工艺原理，主要介绍了最典型的化合物半导体砷化镓材料以及与光器件和光集成电路制造相关的工艺原理和技 术。 5．教学课时安排：(按54学时) 课程介绍及绪论 2学时 第一章衬底材料及衬底制备 6学时 第二章外延工艺 8学时 第三章氧化工艺 7学时 第四章掺杂工艺 12学时 第五章光刻工艺 3学时 第六章制版工艺 3学时 第七章隔离工艺 3学时 第八章表面钝化工艺 5学时 第九章表面内电极与互连 3学时 第十章器件组装 2学时
C M O S集成电路制造工艺 流程 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】
陕西国防工业职业技术学院课程报告 课程微电子产品开发与应用 论文题目CMOS集成电路制造工艺流程 班级电子3141 姓名及学号王京（24#） 任课教师张喜凤 目录
CMOS集成电路制造工艺流程 摘要：本文介绍了CMOS集成电路的制造工艺流程，主要制造工艺及各工艺步骤中的核心要素，及CMOS器件的应用。 引言：集成电路的设计与测试是当代计算机技术研究的主要问题之一。硅双极工艺面世后约3年时间，于1962年又开发出硅平面MOS工艺技术，并制成了MOS集成电路。与双极集成电路相比，MOS集成电路的功耗低、结构简单、集成度和成品率高，但工作速度较慢。由于它们各具优劣势，且各自有适合的应用场合，双极集成工艺和MOS集成工艺便齐头平行发展。 关键词：工艺技术，CMOS制造工艺流程 1.CMOS器件 CMOS器件，是NMOS和PMOS晶体管形成的互补结构，电流小，功耗低，早期的CMOS电路速度较慢，后来不断得到改进，现已大大提高了速度。 分类 CMOS器件也有不同的结构，如铝栅和硅栅CMOS、以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。P阱CMOS，则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS以及E/D－NMOS和p沟MOS兼容的CMOS电路。双阱CMOS，是在低阻n＋衬底上再外延一层中高阻n――硅层，然后在外延层中制造n 阱和p阱，并分别在n、p阱中制造p沟和n沟晶体管，从而使PMOS和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟和n沟晶体管的平衡性，适用于高性能电路的制造。
集成电路制造工艺原理 课程总体介绍： 1．课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术方向）的专业选修课。本课程是半导体集成电路、晶体管原理与设计和光集成电路等课程的前修课程。本课程开课时间暂定在第五学期。 2．参考教材：《半导体器件工艺原理》国防工业出版社 华中工学院、西北电讯工程学院合编《半导体器件工艺原理》（上、下册） 国防工业出版社成都电讯工程学院编著 《半导体器件工艺原理》上海科技出版社 《半导体器件制造工艺》上海科技出版社 《集成电路制造技术-原理与实践》 电子工业出版社 《超大规模集成电路技术基础》电子工业出版社 《超大规模集成电路工艺原理-硅和砷化镓》 电子工业出版社 3．目前实际教学学时数：课内课时54学时 4．教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的器件（硅器件）、集成电路（硅集成电路）的制造工艺原理和技术；介绍了与光电子技术相关的器件（发光器件和激光器件）、集成电路（光集成电路）的制造工艺原理，主要介绍了最典型的化合物半导体砷化镓材料以及与光器件和光集成电路制造相关的工艺原理和技术。 5．教学课时安排：(按54学时) 课程介绍及绪论2学时第一章衬底材料及衬底制备6学时 第二章外延工艺8学时第三章氧化工艺7学时第四章掺杂工艺12学时第五章光刻工艺3学时第六章制版工艺3学时第七章隔离工艺3
学时 第八章表面钝化工艺5学时 第九章表面内电极与互连3学时 第十章器件组装2学时 课程教案: 课程介绍及序论 （2学时） 内容： 课程介绍： 1 教学内容 1.1与微电子技术相关的器件、集成电路的制造工艺原理 1.2 与光电子技术相关的器件、集成电路的制造 1.3 参考教材 2教学课时安排 3学习要求 序论： 课程内容： 1半导体技术概况 1.1 半导体器件制造技术 1.1.1 半导体器件制造的工艺设计 1.1.2 工艺制造 1.1.3 工艺分析 1.1.4 质量控制 1.2 半导体器件制造的关键问题 1.2.1 工艺改革和新工艺的应用 1.2.2 环境条件改革和工艺条件优化 1.2.3 注重情报和产品结构的及时调整 1.2.4 工业化生产 2典型硅外延平面器件管芯制造工艺流程及讨论 2.1 常规npn外延平面管管芯制造工艺流程 2.2 典型pn隔离集成电路管芯制造工艺流程 2.3 两工艺流程的讨论 2.3.1 有关说明 2.3.2 两工艺流程的区别及原因 课程重点：介绍了与电子科学与技术中的两个专业方向（微电子技术方向和光电子技术方向）相关的制造业，指明该制造业是社会的基础工业、是现代化的基础工业，是国家远景规划中置于首位发展的工业。介绍了与微电子技术方向相关的分离器件（硅器件）、集成电路（硅集成电路）的制造工艺原理的内容，指明微电子技术从某种意义上是指大规模集成电路和超大规模集成电路的制造技术。由于集成电路的制造技术是由分离器件的制造技术发展起来的，则从制造工艺上看，两种工艺流程中绝大多数制造工艺是相通
目录 一、填空题（每空1分，共24分） (1) 二、判断题（每小题1.5分，共9分） (1) 三、简答题（每小题4分，共28分） (2) 四、计算题（每小题5分，共10分） (4) 五、综合题（共9分） (5) 一、填空题（每空1分，共24分） 1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。 2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。 3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。 4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。 5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。 6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底 片。 7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。 8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。 9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。 10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。 11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。 12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。常规平面工艺扩散工序中的有限表 面源扩散过程中，杂质在体内满足高斯分布函数分布。 13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。 14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。 15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。 16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。 17.自持放电的形式有辉光放电、弧光放电、电晕放电、火花放电。 18.离子对物体表面轰击时可能发生的物理过程有反射、产生二次电子、溅射、注入。 19.溅射镀膜方法有直流溅射、射频溅射、偏压溅射、磁控溅射（反应溅射、离子束溅射）等。 20.常用的溅射镀膜气体是氩气（Ar）,射频溅射镀膜的射频频率是13.56MHz。 21.CVD过程中化学反应所需的激活能来源有？热能、等离子体、光能等。 22.根据向衬底输送原子的方式可以把外延分为：气相外延、液相外延、固相外延。 23.硅气相外延的硅源有四氯化硅（SiCl4）、三氯硅烷（SiHCl3）、二氯硅烷（SiH2Cl2）、硅烷（SiH4）等。 24.特大规模集成电路（ULIC）对光刻的基本要求包括高分辨率、高灵敏度的光刻胶、低缺陷、精密的套刻对准、对大尺寸硅片 的加工等五个方面。 25.常规硅集成电路平面制造工艺中光刻工序包括的步骤有涂胶、前烘、曝光、显影、坚膜、腐蚀、 去胶等。 26.光刻中影响甩胶后光刻胶膜厚的因素有溶解度、温度、甩胶时间、转速。 27.控制湿法腐蚀的主要参数有腐蚀液浓度、腐蚀时间、腐蚀液温度、溶液的搅拌方式等。 28.湿法腐蚀Si所用溶液有硝酸-氢氟酸-醋酸（或水）混合液、KOH溶液等，腐蚀SiO2常用的腐蚀剂是HF溶液，腐蚀 Si3N4常用的腐蚀剂是磷酸。 29.湿法腐蚀的特点是选择比高、工艺简单、各向同性、线条宽度难以控制。 30.常规集成电路平面制造工艺主要由光刻、氧化、扩散、刻蚀、离子注入（外延、CVD、PVD）等工 艺手段组成。 31.设计与生产一种最简单的硅双极型PN结隔离结构的集成电路，需要埋层光刻、隔离光刻、基区光刻、发射区光刻、引线区 光刻、反刻铝电极等六次光刻。 32.集成电路中隔离技术有哪些类？ 二、判断题（每小题1.5分，共9分） 1.连续固溶体可以是替位式固溶体，也可以是间隙式固溶体（×） 2.管芯在芯片表面上的位置安排应考虑材料的解理方向，而解理向的确定应根据定向切割硅锭时制作出的定位面为依据。（√） 3.当位错线与滑移矢量垂直时，这样的位错称为刃位错，如果位错线与滑移矢量平行，称为螺位错（√） 4.热氧化过程中是硅向二氧化硅外表面运动，在二氧化硅表面与氧化剂反应生成二氧化硅。（×） 5.热氧化生长的SiO2都是四面体结构，有桥键氧、非桥键氧，桥键氧越多结构越致密，SiO2中有离子键成份，氧空位表现为带正
超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程： 从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。
集成电路原理及应用(第2版) 谭博学 苗汇静 主编 课后习题答案 第二章 模拟集成电路的线性应用 2.9 试分析图1所示电路是什么电路，有何特点？图中设 3 4 21R R R R = 。 （图1） 解：第一级运放为同相放大器。对A 1：由“虚断”和“虚短”得 i 1=i 2，v -1=v +1=u 1i ， 则u 1i = 1211R R R u o +，即11 21)1(i o u R R u +=， 对A 2：由“虚断”和“虚短”得 i 3=i 4，v -2=v +2=u 2i ， 则 4 2321R u u R u u o i i o -= -，即134234)1(o i o u R R u R R u -+= 代入u 1o 得))(1( 123 4 i i o u u R R u -+=， 因两个输入信号均从同相端输入，所以输入阻抗比较高。该电路为高输入阻抗的差动放大器。 2.11 求图3所示电路的增益A f ，并说明该电路完成什么功能。
解：该电路由两个集成运放构成，A1为主放大器接成反相运算放大器，A2为辅助放大器，A2也接成反相放大器，利用A2对A1构成正反馈，是整个电路向信号源索取的电流极少。 主放大器A 1：由“虚断”和“虚短”得 2 1R u R u o i -= ,则A f = 121o o i i u u R u u R ===- 辅助放大器A2的电压放大倍数：221222 2o o VF i o u u R A u u R = ==- 该电路为自举电路，目的是提高电路的输入电阻。 由1i i i i U U R I I I = =- 由 12i o U U R R =-和321 2o U U R R =-得32i U U = 所以 1i i i U U I R R = - 因此1 1 i i i U RR R I R R = =- 当1R R =时，i R →∞，1I I = 2.12 求图4所示电路输出电压与输入电压的表达式，并说明该电路完成什么功能。 解：对A 1：由“虚断”和“虚短”得 R u R u o i 1 1-=，即u 1o =-u 1i 。A 1为倒相器 对A 2：由“虚断”和“虚短”得
集成电路原理及应用(第3版) 谭博学 苗汇静 主编 课后习题答案 第二章 模拟集成电路的线性应用 2.9 试分析图1所示电路是什么电路，有何特点？图中设 3 4 21R R R R =。 （图1） 解：第一级运放为同相放大器。对A 1：由“虚断”和“虚短”得 i 1=i 2，v -1=v +1=u 1i ， 则u 1i = 1211R R R u o +，即11 21)1(i o u R R u +=， 对A 2：由“虚断”和“虚短”得 i 3=i 4，v -2=v +2=u 2i ， 则 4 2321R u u R u u o i i o -=-，即1342 34)1(o i o u R R u R R u -+= 代入u 1o 得))(1( 123 4 i i o u u R R u -+=， 因两个输入信号均从同相端输入，所以输入阻抗比较高。该电路为高输入阻抗的差动放大器。 2.11 求图3所示电路的增益A f ，并说明该电路完成什么功能。
解：该电路由两个集成运放构成，A1为主放大器接成反相运算放大器，A2为辅助放大器，A2也接成反相放大器，利用A2对A1构成正反馈，是整个电路向信号源索取的电流极少。 主放大器A 1：由“虚断”和“虚短”得 2 1R u R u o i -= ,则A f =121o o i i u u R u u R ===- 辅助放大器A2的电压放大倍数：221222 2o o VF i o u u R A u u R = ==- 该电路为自举电路，目的是提高电路的输入电阻。 由1i i i i U U R I I I = = - 由 12i o U U R R =-和321 2o U U R R =-得32i U U = 所以 1i i i U U I R R = - 因此1 1 i i i U RR R I R R = = - 当1R R =时，i R →∞，1I I = 2.12 求图4所示电路输出电压与输入电压的表达式，并说明该电路完成什么功能。
摘要 集成电路广泛应用于生活生产中，对其深入了解很有必要，在此完论文中整的阐述集成电路原理及其制造工艺本报告从集成电路的最初设计制造开始讲起全面讲述了集成电路的整个发展过程制造工艺以及集成电路未来的发展前途。集成电路广泛应用于生活的各个领域，特别是超大规模集成电路应用之后，使我们的生活方式有了翻天覆地的变化。各种电器小型化智能化给我们生活带来了各种方便。所以对于电子专业了解集成电路的是发展及其制造非常有必要的。关键词集成电路半导体晶体管激光蚀刻 集成电路的前世今生 说起集成电路就必须要提到它的组成最小单位晶体管。1947 年在美国的贝尔实验室威廉·邵克雷、约翰·巴顿和沃特·布拉顿成功地制造出第一个晶体管。晶体管的出现使电子元件由原来的电子管慢慢地向晶体管转变，是电器小型化低功耗化成为了可能。20 世纪最初的10 年，通信系统已开始应用半导体材料。开始出现了由半导体材料进行检波的矿石收音机。1945 年贝尔实验室布拉顿、巴丁等人组成的半导体研究小组经过一系列的实验和观察，逐步认识到半导体中电流放大效应产生的原因。布拉顿发现，在锗片的底面接上电极，在另一面插上细针并通上电流，然后让另一根细针尽量靠近它，并通上微弱的电流，这样就会使原来的电流产生很大的变化。微弱电流少量的变化，会对另外的电流产生很大的影响，这就是“放大”作用。第一次在实验室实际验证的半导体的电流放大作用。不久之后他们制造出了能把音频信号放大100 倍的晶体管。晶体管最终被用到了集成电路上面。晶体管相对于电子管着它本身固有的优点： 1.构件没有消耗：无论多么优良的电子管，都将因阴极原子的变化和慢性漏气而逐渐老化。由于技术上的原因，晶体管制作之初也存在同样的问题。随着材料制作上的进步以及多方面的改善，晶体管的寿命一般比电子管长100 到1000 倍。2.消耗电能极少：耗电量仅为电子管的几十分之一。它不像电子管那样需要加热灯丝以产生自由电子。一台晶体管的收音机只要几节干电池就可以半年。 3.不需预热：一开机就工作。用晶体管做的收音机一开就响，晶体管电视机一开就很快出现画面。电子管设备就做不到这一点。4.结实可靠：比电子管可靠100 倍，耐冲击、耐振动，这都是电子管所无法比拟的。晶体管的体积只有电子管的十分之一到百分之一，放热很少，可用于设计小型、复杂、可靠的电路。晶体管的制造工艺虽然精密，但工序简便，有利于提高元器件的安装密度。光有了晶体管还是不够，因为要把晶体管集成到一片半导体硅片上才能便于把电路集成把电子产品小型化。那怎么把晶体管集成呢，这便是后来出现的集成芯片。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性化。集成电路经过30 多年的发展由开始的小规模集成电路到到大规模集成电路再到现在的超大规模乃至巨大规模的集成电路，集成电路有了飞跃式的发展集成度也越来越高，从微米级别到现在的纳米级别。模拟集成电路主要是指由电容、电阻、晶体管等组成的模拟电路集成在一起用来处理模拟信号的集成电路。有许多的模拟集成电路，如运算放大器、模拟乘法器、锁相环、电源管理芯片等。模拟集成电路的主要构成电路有：放大器、滤波器、反馈 电路、基准源电路、开关电容电路等。数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号）。而集成电路的普及离不开因特尔公司。1968 年：罗伯特·诺
电科《集成电路原理》期末考试试卷 一、填空题 1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2 ． （ 2 分 ） 摩 尔 定 律 是 指 。 3. 集 成 电 路 按 工 作 原 理 来 分 可 分 为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5. （ 4 分 ） MOSFET 可 以 分 为 、 、 、 四种基本类型。 6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。 7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 和 ； 作为PMOS 的源极和体端， 作为NMOS 的源极和体端。 8．（2分）CMOS 逻辑电路的功耗可以分为 和 。 9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= V ，Y 2= V ，Y 3= V 。 DD 1 3 2 10.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。 A B Y 1 A B 2 3
二、画图题：（共12分） =+的电路图，要求使用的1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CD MOS管最少。 2.（6分）用动态电路级联实现逻辑功能Y ABC =,画出其相应的电路图。 三、简答题：（每小题5分，共20分） 1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？ 2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？
第一章绪论习题及参考答案 一、判断题 1．微型计算机广阔的应用领域中，会计电算化属于科学计算应用方面。( ) 2．决定计算机计算精度的主要技术指标是计算机的字长。( ) 3．利用大规模集成电路技术把计算机的运算部件和控制部件做在一块集成电路芯片上，这样的一块芯片叫做单片机。( ) 4．计算机“运算速度”指标的含义是指每秒钟能执行多少条操作系统的命令。（） 5．兼容性是计算机的一个重要性能，通常是指向上兼容，即旧型号计算机的软件可以不加修改地在新型号计算机上运行。系列机通常具有这种兼容性。（） 二、简答题 1．电子数字计算机与电子模拟计算机的主要区别是什么? 2．简单描述计算机的发展过程和应用范围。 3．冯·诺依曼机的主要特点是什么? 4．按照冯·诺依曼原理，现代计算机应具备哪些功能? 5．如何理解软硬件之间的等价性? 6．何谓绿色计算机?对它有哪些要求? 7．简单描述计算机的层次结构，说明各层次的主要特点。 8．计算机系统的主要技术指标有哪些? 参考答案 一、判断题 1．错。会计电算化属于计算机数据处理方面的应用。 2．对。 3．错。计算机的运算部件和控制部件做在一块集成电路芯片上，这样的一块芯片叫CPU。 4．错。“运算速度”指标的含义是指每秒钟能执行多少条指令。 5．错。兼容性包括数据和文件的兼容、程序兼容、系统兼容和设备兼容，微型计算机通常具有这种兼容性。 二、简答题 1．电子数字计算机的运算对象是离散的数字量，用数码进行运算，其运算结果也是离散的数字量；电子模拟计算机的运算对象是连续变化的物理量(如电流、电压等)，其运算结果也是连续变化的物理量。数字计算机的运算速度快，运算精度高。现代所说的计算机都是电子数字计算机。 2．从1946年世界上第一台数字电子计算机ENIAC研制成功至今，计算机的发展经历了4个时
集成电路原理与设计重点容总结 第一章 绪论 摩尔定律：(P4) 集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。 集成度提高原因： 倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。 等比例缩小定律：(种类 优缺点)(P7-8) 1.恒定电场等比例缩小规律（简称CE 定律） a.器件的所有尺寸都等比例缩小K 倍，电源电压也要缩小K 倍，衬底掺杂浓度增大K 倍，保证器件部的电场不变。 b.集成度提高K 2倍，速度提高K 倍，功耗降低K 2倍。 c.改变电源电压标准，使用不方便。阈值电压降低，增加了泄漏功耗。 2.恒定电压等比例缩小规律（简称CV 定律） a.保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K 倍，衬底掺杂浓度增加K 2倍。 b.集成度提高K 2倍，速度提高K 2倍。 c.功耗增大K 倍。部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。 3.准恒定电场等比例缩小规则(QCE) 器件尺寸将缩小K 倍，衬底掺杂浓度增加lK （1
相关主题
文本预览