Orcad 生成网表导入PADS出现警告解决办法
1. 在OrCAD中Create Netlist?Others选项卡中，选择orpads2k.dll或者orpadspcb.dll方式生产网表。
确定之后，可以生存XXX .asc格式的文件。
2. 启动PADS layout，file?import导入上面生生成的网表，通常会出现如下的警告“Warning：Improper data found in file…”，
并有生成警告文档，提示以下内容：
*Unspecified or unsupported version of ASCII file
*PADS-PCB*
**INPUT WARNINGS FOUND**
通常，这些警告．可以不必理会他，直接确定就可以完成导入，开始pcb layout。
但是也可以通过如下方式来解决：
1.用记事本打开由OrCAD生存的XXX. Asc文件，可以看到第一第二行的内容是：
*PADS-PCB*
*PART*
2.将第一行的内容*PADS-PCB*替换成!pads-powerpcb-v
3.0-mils! design database ascii file
2.0，接着保存文件。再用PADS layout导入该网表文件，此时不再出现警告。
问：刚才本人提了个在覆铜上如何写上空心(不覆铜)的文字,专家回答先写字,再覆铜,然后册除字,可是本人试了一下,删除字后,空的没有,被覆铜覆盖了,请问专家是否搞错了,你能不能试一下 复：字必须用PROTEL99SE提供的放置中文的办法，然后将中文（英文）字解除元件，（因为那是一个元件）将安全间距设置成1MIL，再覆铜，然后移动覆铜，程序会询问是否重新覆铜，回答NO。 问：画原理图时，如何元件的引脚次序？ 复：原理图建库时，有强大的检查功能，可以检查序号，重复，缺漏等。也可以使用阵列排放的功能，一次性放置规律性的引脚。 问：protel99se6自动布线后，在集成块的引脚附近会出现杂乱的走线，像毛刺一般，有时甚至是三角形的走线，需要进行大量手工修正，这种问题怎么避免？复：合理设置元件网格，再次优化走线。 问：用PROTEL画图，反复修改后，发现文件体积非常大（虚肿），导出后再导入就小了许多。为什么？？有其他办法为文件瘦身吗？ 复：其实那时因为PROTEL的铺铜是线条组成的原因造成的，因知识产权问题，不能使用PADS里的“灌水”功能，但它有它的好处，就是可以自动删除“死铜”。致与文件大，你用WINZIP压缩一下就很小。不会影响你的文件发送。 问：请问：在同一条导线上，怎样让它不同部分宽度不一样，而且显得连续美观？谢谢！ 复：不能自动完成，可以利用编辑技巧实现。 liaohm问：如何将一段圆弧进行几等分？ fanglin163答复：利用常规的几何知识嘛。EDA只是工具。 问：protel里用的HDL是普通的VHDL 复：Protel PLD不是，Protel FPGA是。 问：补泪滴后再铺铜，有时铺出来的网格会残缺，怎么办？ 复：那是因为你在补泪滴时设置了热隔离带原因，你只需要注意安全间距与热隔离带方式。也可以用修补的办法。 问：可不可以做不对称焊盘？拖动布线时相连的线保持原来的角度一起拖动？复：可以做不对称焊盘。拖动布线时相连的线不能直接保持原来的角度一起拖动。问：请问当Protel发挥到及至时，是否能达到高端EDA软件同样的效果 复：视设计而定。 问：Protel DXP的自动布线效果是否可以达到原ACCEL的水平？ 复：有过之而无不及。
1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入 子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也 可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定 为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空 没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装 库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短， 以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件. 9、ERROR: [DRC00031] Package has same name but different source library
orcad原理图中常见DRC错误的取缔方法用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下～大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。 1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名; 2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误: 例如从 这个图(来源于另一个page)中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误: ERROR: [DRC0010] Duplicate reference C209 ERROR: [DRC0031]
Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'. ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'. 解决方法:先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误～WARNING: [DRC0003] Port has a type which is inconsistent with other ports on the net TMCL 解决方法:Net TMCL两端的端口类型冲突，修改一下type就好了～ERROR: [DRC0004] Possible pin type conflict
ORCAD使用中常见问题汇集及答案 1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空 的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件. 9、ERROR: [DRC00031] Package has same name but different source library 这是因为是什么原因? 可能是有两个元件使用相同的元件序号。（我怎么看是：相同的封装来自不同的源连接库？？） 10、为什么会出现删除管脚连带元气件一起被删除呢? 可能是你选中了元件，注意观察元件周围有没有出现虚线框
1、实际使用中，同一个schematic folder下的page用port是可以实现互连的，对于总线信号的标注,要加注off-page，而且都是有方向的，但方向性不会影响网表的生成，在做DRC 时会有警告。 IC的datasheet一般是从生产商的网站上down的，中文网站中https://www.doczj.com/doc/a76584588.html,/的资料库较全，可以试试看，引脚的方向是指的type吗，若不做仿真就不用管它。 2、FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 3、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 4、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 5、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 6、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不禁可以是设计版图简洁，而且便于其他设计引用 7、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET建封装库吧 8、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 9、请问如何在orcad中填加新的元气件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件. 10、ERROR: [DRC00031] Package has same name but different source library 这是因为是什么原因? 可能是有两个元件使用相同的元件序号。（我怎么看是：相同的封装来自不同的源连接库？？） 11、为什么会出现删除管脚连带元气件一起被删除呢?
用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下！大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。 1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名； 2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误： 例如从 这个图（来源于另一个page）中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误： ERROR: [DRC0010] Duplicate reference C209 ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'.
ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'. 解决方法：先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误！ WARNING：[DRC0003] Port has a type which is inconsistent with other ports on the net TMCL 解决方法：Net TMCL两端的端口类型冲突，修改一下type就好了！ ERROR: [DRC0004] Possible pin type conflict U5,Vout Output Connected to Power
Cadence 使用及注意事项 目录 1 PCB工艺规则...................................................................................... 错误!未定义书签。 2 Cadence的软件模块 .......................................................................... 错误!未定义书签。 Cadence的软件模块--- Pad Designer ............................................. 错误!未定义书签。 Pad的制作....................................................................................... 错误!未定义书签。 PAD物理焊盘介绍 .......................................................................... 错误!未定义书签。 3 Allegro中元件封装的制作................................................................. 错误!未定义书签。 PCB 元件(Symbol)必要的CLASS/SUBCLASS ................................. 错误!未定义书签。 PCB 元件(Symbol)位号的常用定义 ............................................... 错误!未定义书签。 PCB 元件(Symbol)字符的字号和尺寸 ......................................... 错误!未定义书签。 根据Allegro Board (wizard)向导制作元件封装........................... 错误!未定义书签。 制作symbol时常遇见的问题及解决方法 .................................... 错误!未定义书签。 4 Cadence易见错误总结 ...................................................................... 错误!未定义书签。 1 PCB工艺规则 以下规则可能随中国国内加工工艺提高而变化 （1）不同元件间的焊盘间隙：大于等于40mil(1mm)，以保证各种批量在线焊板的需要。 （2）焊盘尺寸：粘锡部分的宽度保证大于等于10mil，如果焊脚(pin)较高，应修剪；如果不能修剪的，相应焊盘应增大….. （3）机械过孔最小孔径：大于等于6mil。小于此尺寸将使用激光打孔，为国内大多数PCB厂家所不能接受。 （4）最小线宽和线间距：大于等于4mil。小于此尺寸，为国内大多数PCB 厂家所不能接受，并且不能保证成品率！ （5）PCB 板厚：通常指成品板厚度，常见的是：、1mm、、、；材质为FR-4。当然也有其它类型的，比如：陶瓷基板的… （6）丝印字符尺寸：高度大于30mil，线条宽大于6mil，高与宽比例3:2 （7）最小孔径与板厚关系：目前国内加工能力为：板厚是最小孔径的8~15倍，大多数多层板PCB 厂家是：8~10倍。举例：假如板内最小孔径（如：VIA）6mil，那么你不能要求厂家给你做厚的PCB 板，但可以要求或以下的。 （8）定位基准点：用于给贴片机、插件机等自动设备取基准点，用20mil直径的表贴实心圆盘(需要被SOLDERMASK，以便铜裸露或镀锡而反光)。分布于顶层(TOP) 的板边对脚线、底层(BOTTOM)的板边对脚线，
OrCAD/PSpice常见错误 在PSpice仿真过程中有时会遇到一些错误，本文主要介绍解决这些错误的方法。 ◆上海库源电气科技有限公司 ◆PSpice技术支持中心: https://www.doczj.com/doc/a76584588.html, ◆技术支持热线：4006-535-525 ◆Mail: support@https://www.doczj.com/doc/a76584588.html, ◆Web：https://www.doczj.com/doc/a76584588.html, 2011-10-12
PSpice仿真现在的应用越来越广泛，那么如何才能用好PSpice，如何才能在使用PSpice的时候避免一些简单的错误，这就显得非常重要。下面介绍一下PSpice应用常见的集中错误类型及其解决方案。 在介绍之前，我们先简单说明一下PSpice仿真必须要满足的三个条件： 参与仿真的所有元器件必须要有PSpice模型 如果使用软件自带的元器件库，那么必须使用C:\Cadence\SPB_16.5\tools\capture\library\pspice这个路径下的库文件，这里面的所有元器件都是具有PSpice模型的。如果使用自建的元器件，那么必须保证*.lib和*.olb两个文件的同时存在。 原理图中必须要有名称为0的参考地 Capture原理图库中有好几个接地符号，但是在用于PSpice仿真的时候，只能使用名称为0的接地符号，如下图所示： 原理图中必须要有电源 PSpice仿真中的电源分为可用于瞬态（时域）仿真的电源，可用于交流扫描分析的电源和可用于直流仿真的电源。这些电源在使用的时候必须要搞清楚。 接下来我们来介绍常见的PSpice仿真错误。 1.Missing ground ERROR – Node
win7下Capture CIS窗口还原问题.OrCAD软件打不开只有最小化图标的解决办法 Orcad 打开之后,无法显示窗口,只显示在任务栏,解决办法 打开C:\Cadence\SPB_16.3\tools\capture\capture.ini 把 [WindowPlacement] Max Position...=(-1,-1) Min Position...=(-1,-1) Normal Position=(32,14,941,930) Show...........=ShowNormal 删除就可以 win7下Capture CIS窗口还原问题.OrCAD软件打不开只有最小化图标的解决办法 最近发现我的OrCAD打开之后，只有最小化图标，纠结和N久，今天终于找到了解决方法出现这种问题的原因是关闭OrCAD软件的时
候，并不是点击OrCAD软件右上角的关闭窗口图标，而是在OrCAD 最小化的情况下，在任务栏的OrCAD图标上右键-->关闭窗口，这样在下一次打开OrCAD的时候，默认显示的是上一次打开时的窗口，即最小化显示。在Win XP系统下，这个问题比较好解决，在最小化的窗口上右键，选择最大化即可将OrCAD最大化，但是在Win 7系统下，任务栏最小化的窗口上右击没有最大化选项，坑爹啊 用win+Tab键来切，可以看见ORCAD软件是打开的，但是是最小化的 使用任务管理器最大化也不顶用 这个问题终于被我找到了解决办法： 用记事本打开OrCAD的配置文件 D:\Cadence\SPB_16.3\tools\capture\CAPTURE.ini，找到[Window Placement]配置选项，将窗口大小改为默认大小 [Window Placement] Max Position...=(-1,-1) Min Position...=(-32000,-32000) Normal Position=(138,105,1176,877) Show...........=ShowNorma
OrCAD常见问题汇总 作者：詹书庭1、OrCAD自带元件库介绍 AMPLIFIER.OLB 共182个零件，存放模拟放大器IC，如CA3280，TL027C，EL4093等。 ARITHMETIC.OLB 共182个零件，存放逻辑运算IC，如TC4032B，74LS85等。 ATOD.OLB 共618个零件，存放A/D转换IC，如ADC0804，TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件，存放汇流排驱动IC，如74LS244，74LS373等数字IC。 CAPSYM.OLB 共35个零件，存放电源，地，输入输出口，标题栏等。 CONNECTOR.OLB 共816个零件，存放连接器，如4 HEADER，CON AT62，RCA JACK等。 COUNTER.OLB 共182个零件，存放计数器IC，如74LS90，CD4040B。 DISCRETE.OLB 共872个零件，存放分立式元件，如电阻，电容，电感，开关，变压器等常用零件。 DRAM.OLB 共623个零件，存放动态存储器，如TMS44C256，MN41100-10等。 ELECTRO MECHANICAL.OLB 共6个零件，存放马达，断路器等电机类元件。 FIFO.OLB 共177个零件，存放先进先出资料暂存器，如40105，SN74LS232。 FILTRE.OLB 共80个零件，存放滤波器类元件，如MAX270，LTC1065等。 FPGA.OLB 存放可编程逻辑器件，如XC6216/LCC。
共691个零件，存放逻辑门（含CMOS和TLL）。 LATCH.OLB 共305个零件，存放锁存器，如4013，74LS73，74LS76等。 LINE DRIVER RECEIVER.OLB 共380个零件，存放线控驱动与接收器。如SN75125，DS275等。 MECHANICAL.OLB 共110个零件，存放机构图件，如M HOLE 2，PGASOC-15-F等。 MICROCONTROLLER.OLB 共523个零件，存放单晶片微处理器，如68HC11，AT89C51等。 MICRO PROCESSOR.OLB 共288个零件，存放微处理器，如80386，Z80180等。 MISC.OLB 共1567个零件，存放杂项图件，如电表（METER MA），微处理器周边（Z80-DMA）等未分类的零件。 MISC2.OLB 共772个零件，存放杂项图件，如TP3071，ZSD100等未分类零件。 MISCLINEAR.OLB 共365个零件，存放线性杂项图件（未分类），如14573，4127，VFC32等。 MISCMEMORY.OLB 共278个零件，存放记忆体杂项图件（未分类），如28F020，X76F041等。 MISCPOWER.OLB 共222个零件，存放高功率杂项图件（未分类），如REF-01，PWR505，TPS67341等。 MUXDECODER.OLB 共449个零件，存放解码器，如4511，4555，74AC157等。 OPAMP.OLB 共610个零件，存放运放，如101，1458，UA741等。 PASSIVEFILTER.OLB 共14个零件，存放被动式滤波器，如DIGNSFILTER，RS1517T，LINE FILTER 等。
OrCAD打开之后，只有最小化图标的解决方法 最近发现我的OrCAD打开之后，只有最小化图标，纠结、N久，今天终于找到了解决方法出现这种问题的原因是关闭OrCAD软件的时候，并不是点击OrCAD软件右上角的关闭窗口图标，而是在OrCAD最小化的情况下，在任务栏的OrCAD图标上右键-->关闭窗口，这样在下一次打开OrCAD的时候，默认显示的是上一次打开时的窗口，即最小化显示。在Win XP系统下，这个问题比较好解决，在最小化的窗口上右键，选择最大化即可将OrCAD最大化，但是在Win 7系统下，任务栏最小化的窗口上右击没有最大化选项，坑爹啊 用win+Tab键来切，可以看见ORCAD软件是打开的，但是是最小化的 使用任务管理器最大化也不顶用 这个问题终于被我找到了解决办法 ： 用记事本打开OrCAD的配置文件D:\Cadence\SPB_16.3\tools\capture\CAPTURE.ini，找到[Window Placement]配置选项，将窗口大小改为默认大小 [Window Placement] Max Position...=(-1,-1) Min Position...=(-32000,-32000) Normal Position=(138,105,1176,877) Show...........=ShowNormal 或者最大化窗口： [Window Placement] Max Position...=(-1,-1) Min Position...=(-32000,-32000) Normal Position=(0,0,1280,519) Show...........=ShowMaximized 保存文件。再次打开OrCAD的时候，窗口就是默认大小或者最大化的了 不过要注意，修改CAPTURE.ini文件的时候记得先关闭OrCAD软件，因为每次关闭的时候软件会自动更新
Allegro 使用中的问题集锦（Q：question A:answer） 1. Q：我的ALLEGRO 是14.0版本的，FILE——EXPORT——后面就没有看到SUB DRAWING的命令了。如果用EDIT——COPY的话又不能把A板的线贴到B板上，我该怎幺办？ A: 是不是你启动Allegro 时Cadence Product Choices 没选好,要选PCB Dedign Expert 或Allegro Expert~~~ [此贴被apple在2004-06-21 2:12 PM重新编辑] 2. Q: 在ALLEGRO中，找个器件好难啊，他只是点亮器件而光标不移动到器件那里。请问各为大侠，有没办法可以象POWERPCB 那样，查找零件时光标跟着移动？ A:确认将组件点亮后，将鼠标移动至右下角的小显示框中，单击左键，光标即可自动转到所点亮的组件处. 3. Q: 将logic_edit_enabled打开后，只能删除单个的net, logic_edit_enabled打开".是从何处打开??? A: 在14.2中的操作： Setup -> User Preferences Editor -> Misc -> logic_edit_enabled然后可以在LOGIC/NET LOGIC 下删除NET。 4. Q: 想移动组件的某一个PIN ，请问该如何做。用move 命令，总提示 Symbol or drawing must have UNFIXED_PINS property。 A: edit -> properties 选中要move Pin的组件的 symbols，增加 UNFIXED_PINS 属性即可。 5.Q: how can i get rid of the "dynamic length" dialogue box? A: Setup -> User Preferences Editor ->Etch>allegro_etch_length_on 6 .Q：请问如何将以删除的PIN NUMBER及SILKSCREEN还原?? A：删除此零件,再重新导入~~~或可以直接UPDATE 零件也可以 7. Q：从orcad导入后，place->quickplace，但是出来的组件上面很多丝横，就和铺铜一样，怎幺回事？ A：把PACKAGE GEOMETRY 的 PLACE_BOUND_TOP 勾掉即可. 8. Q：请问在allegro中,怎様画一条没有绿漆的线??
在使用Cadence中，要注意的问题 标签: 中国在线 2011-01-10 09:42 在使用Cadence中，要注意的问题 1、PCB 工艺规则 以下规则可能随中国国内加工工艺提高而变化 1.1. 不同元件间的焊盘间隙：大于等于40mil(1mm)，以保证各种批量在线焊板的需要。 1.2. 焊盘尺寸：粘锡部分的宽度保证大于等于10mil(0.254mm)，如果焊脚(pin)较高，应修剪；如果不能修剪的，相应焊盘应增大….. 1.3. 机械过孔最小孔径：大于等于6mil(0.15mm)。小于此尺寸将使用激光打孔，为国内大多数PCB 厂家所不能接受。 1.4. 最小线宽和线间距：大于等于4mil(0.10mm)。小于此尺寸，为国内大多数PCB 厂家所不能接受，并且不能保证成品率！ 1.5. PCB 板厚：通常指成品板厚度，常见的是：0.8mm、1mm、1.2mm、1.6mm、 2.0mm；材质为FR-4。当然也有其它类型的，比如：陶瓷基板的… 1.6. 丝印字符尺寸：高度大于30mil(0.75mm)，线条宽大于6mil(0.15mm)，高与宽比例3:2 1.7. 最小孔径与板厚关系：目前国内加工能力为：板厚是最小孔径的8~15倍，大多数多层板PCB 厂家是：8~10倍。举例：假如板内最小孔径（如：VIA）6mil，那么你不能要求厂家给你做1.6mm厚的PCB 板，但可以要求1.2mm或以下的。 1.8. 定位基准点：用于给贴片机、插件机等自动设备取基准点，用20mil(0.5mm)直径的表贴实心圆盘(需要被SOLDERMASK，以便铜裸露或镀锡而反光)。分布于顶层(TOP) 的板边对脚线、底层(BOTTOM)的板边对脚线，每面最少2 个；另外无引脚封装的贴片元件也需要在pin1附近放一个（不能被元件遮盖，可以在做这些元件封装时做好），这些元件可能是：BGA、LQFN 等…. 1.9. 成品板铜薄厚度：大于等于35um，强制PCB 板厂执行，以保证质量！ 1.10. 目前国内大多数2 层板厂加工能力：最小线宽和线间距8mil(0.2mm)、机械过孔最小孔径 16mil(0.4mm)。多层板厂商只受1.1~1.9 限制。 1.11. 加工文件：GERBER、DRILL、ROUTE 或STREAM。 1.11.1. GERBER：光绘文件，保持与CAM350V9.0 兼容就能为PCB厂接受。 1.11. 2. DRILL：钻孔(圆孔)文件，保持与CAM350V9.0 兼容就能为PCB厂接受。 1.11.3. ROUTE：铣孔（非圆孔）文件，保持与CAM350V9.0 兼容能为PCB 厂接受。 1.11.4. STREAM：流文件，目前国内只有一两家PCB厂识别，包含了1.11.1~3的所有信息。 2、Cadence的软件模块： 2.1、Design Entry CIS：原理图制作和分析模块之一，ORCAD是该模块的核心，为大多数电路设计员喜爱。 2.2、Design Entry HDL：原理图制作和分析模块之一，Cadence 原创，没有ORCAD那么受欢迎。 2.3、Pad Designer：主要用于制作焊盘，供Allegro使用。 2.4、Allegro：包含PCB编辑(Edit)、自动布线(Specctra)、信号完整性分析(SI) 2.5、Sigxplorer：PCB 布线规则和建模分析工具，与Allegro配合使用。 2.6、Layout Pluse：ORCAD公司的PCB 排板软件(ORCAD已被Cadence收购)，很少人用。 2.7、文件和目录命名注意事项：严禁中文、严禁空格、字母最好全小写。 3、Cadence的软件模块--- Pad Designer 3.1、PAD 外形：Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边
ORCAD使用中常见问题汇集及答案 https://www.doczj.com/doc/a76584588.html, 时间:2009-06-05 09:25 来源:中国PCB技术网点击:4197次 1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。为了保证SMD器件的贴装质量，一般遵循在SMD 焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout 1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer 设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber 文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN 在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。
Cadence学习中常遇到的问题以及解决方式（适用于初学者） 2011-12-27 00:13:57| 分类：原创| 标签：cadence pcb 经验错误|字号大中小订阅 学习Cadence有三个多月的时间了，对使用OrCAD绘制原理图和Allegro绘制PCB图的主要步骤有了一定的了解，大体接触了整个PCB 绘制的整个流程，在这个过程中学到了很多东西，同时也遇到了不少问题，现在做个小结，总结一下自己前一阶段的学习成果。 （一）安装Cadence 16.3 Cadence文件比较大，安装破解的步骤也比较复杂，其中主要的步骤有： 1、解压ISO镜像文件，点击setup，先安装License，遇到Location 时点击Cancel，后确定； 2、将破解文件中的两个文件复制到License Manager里面，全部替换，使用写字板打开orcad_163.lic文件，修改第一行的“this_host”为自己的计算机名，后保存； 3、产品安装（Product Installation），一直点Next，直至跳出界面完成; 4、复制orcad_163.exe到Cadence安装文件夹，点击破解，无错误提示正确安装; 5、打开开始菜单，找到Cadence，打开License Manager，添加入之前修改过了的orcad_163.lic，完成破解。
1、先自己制作元件库，需要做的是几个比较特殊的元件，大多是集成芯片，电阻电容二极管之类的常用元件都不必做，尽量所以元件都做在一个库里，方便调用也方便查找问题。 2、制作完元件库，需要添加到工程里。先添加元件库，基本元件库的添加路径是 Cadence->SPB_16.3->tools->capture->library->Discrete，自制元件库按自己存储的路径添加。 3、添加完库后，开始放置元件。在放置元件时如提示不能放置超过一定管脚的元件时，说明软件没有破解成功，需要重新破解。 4、在放置元件时，同一种电源和地要使用相同的GND和VCC （封装名相同），方便以后电源层和地层的划分。 5、放置元件时没有其他特殊要求，不在同一页上的元件连接使用跨页符，原理图放置时尽量保证页面整齐易懂，特别地方可以添加文字注释。 6、原理图的作用一方面是可以清楚的表示元件之间的连接关系，另一方面是给PCB制作提供网表（Netlist），所以元件之间连接最主要的还是要靠Net，在标注要谨慎。 7、元件放置完成，连完线，生成Netlist，之前可以先对元件进行一次统一的编号，然后DRC无错误后生成网表，生成元件清单，完成原理图制作。
Cadence常见问题解答 2007-12-12 18:04 1，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。 (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST 来增加新元件.) 2，ALLEGRO中只能 UNDO一次，简直不能容忍。 （15.0版本将增多步Undo、Redo功能） 3，公英制转换偏差太大。 （由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制） 4，Toolbar的功能描述没有。Toolbar 随意添减图标易出错。 （在下面版本中，Allegro将会有Toolbar的功能描述。你可以先选择Defaults，然后部分改变toolbar，但是只要是正常操作，Toolbar 的添减是不会出错的） 5，差分信号线调成圆弧线段很困难。 （可能是靠里面的线半径设的过大了） 6，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。 （Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了） 8，Allegro里没有对齐元件的功能。 （后面版本的Allegro将会有对齐功能） 9，选择元件或Trace时,不能如 CONCEPT HDL 添加漏选的东西或者不能去除多选的东西，也就是说，在板内划出矩形选择框，框到啥就是啥，框到不想选的东西，那也得承受，没有框到要选择的东西，那也没办法。 （如果选择零散目标的话，可以使用Temp Group功能，例如：Move->右键-> Temp Group->点选->Complete） 10，垃圾文件太多，不知那些有用。 （Cadence 实际上极少产生垃圾文件，许多文件都是设计高速PCB所需要的。