《EDA》课程设计报告——正弦波信号发生器的设计
一、设计目的
通过本次课程设计，进一步了解QUARTUS Ⅱ与LPM_ROM与FPGA硬件功能的使用方法。培养自己查阅资料及解决问题的能力。
二、设计要求
1、通过按键，可以控制输出的是正弦波或三角
波。
2、通过ADC0832输出正弦波与三角波，电压V范
围在0至-10V之间
3、通过示波器观察波形。
三、设计内容：
在QUARTUSII上完成信号发生器的设计。最后在实验板上实测，包括FPGA中ROM的在系统数据
读写测试和利用示波器测试。信号输出的D/A使
用实验板上的ADC0832。
四、设计原理：
图1所示的波信号发生器的结构由五部分组
成：
1、计数器或地址发生器（这里选择8位）。正弦
信号数据ROM（8位地址线，8位数据线），含
有256个8位数据（一个周期）。
2、VHDL顶层设计。
3、8位D/A
图1所示的信号发生器结构图中，顶层文件adc.vhd在FPGA中实现，包含两个部分：ROM的地址信号发生器，由8位计数器担任；一个正弦数据ROM（或者一个三角波数据ROM），由LPM_ROM模块构成。地址发生器的时钟clk的输入频率fo与每周期的波形数据点数（在此选择256点），以及D/A输出的频率f的关系是：f=fo/256
图1 正弦信号发生器结构框图
图一 信号发生器结构图
FPGA DAC08328clk 运放
Vo
按键
图2 信号发生器的设计图
五、 设计步骤：
1、 建立.mif 格式文件 mif 文件可用C 语言程序生成， 产生正弦波数值的C 程序如下： #include
VHDL 顶层 设计adc.vhd 8位计数
器 （地址发正弦波数据
存储ROM1
8位D/A
三角波数据
存储ROM2
按
键
3 20
分频
main()
{
int i;
float s;
for(i=0;i<256;i++)
{
s=sin(atan(1)*8*i/256);
printf("%d :%d;\n",i,(int)((s+1)*255/2)) }
}
以zx.c保存。
产生三角波数值的C程序如下：
#include
#include
main()
{
int i;
float s;
for(i=0;i<256;i++)
{
s=i;
printf("%d :%d;\n",i,s);
}
}
以sj.c保存。
其次，把上述程序编译后，会生成EXE文件，在DOS命令行下分别执行以下命令：
zx > zx.mif;
sj > sj.mif;
将生成的*.mif 文件，再加上.mif文件的头部说明即可。
.mif文件的头部说明如下所示：
WIDTH=8;
DEPTH=256;
ADDRESS_RADIX=DEC;
DATA_RADIX=DEC;
CONTENT BEGIN
……
……(数据略去)
END;
2、在设计信号发生器前，必须首先完成存放波形数据ROM的设计。设计步骤如下：
1）打开QUARTUS Ⅱ。在files菜单中选择new 产生一个对话框，选择Block Diagram/Schematic File 项，会生成一个*.bdf文件，双击文件空白处，跳出symbol窗口，在改窗口下选择megafunctions>storage>lpm_rom。
2）在跳出的 MegaWizard Plug-In Manager中选择VHDL，路径保存在D：\chengxv\中
3）在parameter settings 窗口中，选择currently selected device family :cyclone.选择ROM控制线、地址线和数据线。在弹出的对话框中选择地址线位宽和ROM中数据数分别为8和64；
选择地址锁存控制信号dual clock。在对话框的“What should the RAM…”栏选择默认的Auto。4）单击NEXT，将此界面数据如图设置
5）单击Next按钮，选择BROWSE，选择利用C做成的MIF文件，将此模块命名为ROM0，再单击Finish 按钮后完成ROM0定制。
6）打开此文件可以看到其中调用初始化数据文件的语句为：init_file => ".mif"。最后生成的
ROM0元件文件如源代码1所示.
六、源代码：
1）、源代码1如下所示：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY altera_mf;
USE altera_mf.all;
ENTITY ROM0 IS
PORT
(
address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);
inclock : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );
END ROM0;
ARCHITECTURE SYN OF ROM0 IS
SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0);
COMPONENT altsyncram
GENERIC (
address_aclr_a : STRING;
init_file : STRING;
intended_device_family : STRING;
lpm_hint : STRING;
lpm_type : STRING;
numwords_a : NATURAL;
operation_mode : STRING;
outdata_aclr_a : STRING;
outdata_reg_a : STRING;
widthad_a : NATURAL;
width_a : NATURAL;
width_byteena_a : NATURAL
);
PORT (
clock0 : IN STD_LOGIC ;
address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0);
q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );
END COMPONENT;
BEGIN
q <= sub_wire0(7 DOWNTO 0);
altsyncram_component : altsyncram
GENERIC MAP (
address_aclr_a => "NONE",
init_file => "../../ad.mif",
intended_device_family => "Cyclone",
lpm_hint => "ENABLE_RUNTIME_MOD=NO",
lpm_type => "altsyncram",
numwords_a => 64,
operation_mode => "ROM",
outdata_aclr_a => "NONE",
outdata_reg_a => "UNREGISTERED",
widthad_a => 6,
width_a => 8,
width_byteena_a => 1
)
PORT MAP (
clock0 => inclock,
address_a => address,
q_a => sub_wire0
);
END SYN;
2）、顶层设计代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADC IS
PORT ( CLK:in STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
key:in STD_LOGIC
);
END ;
ARCHITECTURE DACC OF ADC IS
COMPONENT ROM0
PORT(address: IN STD_LOGIC_VECTOR(7 DOWNTO 0); inclock: IN STD_LOGIC;
q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
) ;
END COMPONENT;
COMPONENT ROM1
PORT(address: IN STD_LOGIC_VECTOR(7 DOWNTO 0); inclock: IN STD_LOGIC;
q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) ;
END COMPONENT;
SIGNAL CLK1:STD_LOGIC;
SIGNAL Q0:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL Q1:STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL Q2:STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL Q3:STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'event and CLK='1'
THEN
IF Q0<"0110" THEN Q0<=Q0+1;
ELSE Q0<="0000";CLK1<= NOT CLK1;
END IF;
END IF;
END PROCESS;
PROCESS(CLK1)
BEGIN
IF CLK1'event and CLK1='1'
THEN Q1<=Q1+1;
END IF;
END PROCESS;
u2: ROM1 PORT MAP(address=>Q1,q=>Q2,inclock=>CLK);
u1: ROM0 PORT MAP(address=>Q1,q=>Q3,inclock=>CLK);
process(key)
begin
if key='1' then DOUT<=Q2;
else DOUT<=Q3;
END IF;
END PROCESS;
END ;
3）为此顶层设计创建一项工程，工程名和实体名都是
adc。
4）全程编译一次后进入时序仿真测试。由波形可见，随着每一个时钟上升沿的到来，输出端口将正弦波数据依次输出。
5）硬件测试。选择电路模式5，则时钟CLK接实验箱的clock0 。将dout(0)…dout(7)分别锁定于实验系统上与DAC0832相接的I/O口：PIO24、PIO25、PIO26、PIO27、PIO28、PIO29、PIO30、PIO31。编译下载adc.sof 后，打开电压开关，将CLK的时钟通过实验箱上clock0的跳线选择频率为12MHZ，再将示波器接于实验箱的两个挂钩上就能观察波形的输出情况了。
七、仿真波形图：
八、引脚锁定：
九、设计结果：
Clock0=12MHZ,输出频率为：f=47KHZ,周期为：T=21us
十、设计体会：
在本次设计的过程中，我在编译过程中出现问题，第一个问题出在建立.mif格式文件中，没有将生成的sdata.mif文件加上.mif文件的头部说明。.mif文件的头部说明如下所示：
WIDTH=8;
DEPTH=1024; ADDRESS_RADIX=DEC; DATA_RADIX=DEC; CONTENT BEGIN
0:127;
1:130;
……（数据略去）1023:124;
END;
EDA课程设计——函数信号发生器 实验报告 学院（系） 专业、班级 学生姓名 学号 小组其他队员： 指导教师
（1）实验要求 （2）总体设计思路 （3）程序仿真 （4）实验结果 （5）心得体会 一．实验要求 （1）利用VHDL语言设计一个多功能信号发生器，可以产生正弦波，三角波，锯齿波和方波的数字信号。
（2）焊接一个D/A转换器，对输出的数字信号转换成模拟信号并在示波器上产生波形。 （3）在电路板上可以对波形进行选择输出。 （4）在电路板上可以对波形的频率与幅度进行调节。 二．总体设计思路 信号发生器主要由分频，波形数据的产生，四选一多路选择，调幅和D/A转换五个部分组成。 总体框架图如下： （1）分频 分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。实现的分频电路一般有两种方法：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx提供的DLL（Delay Locked Loop）；二是使用硬件描述语言，如
VHDL、Verilog HDL等。本次我们使用VHDL进行分频器设计，将奇数分频，和偶数分频结合起来，可以实现50%占空比任意正整数的分频。 分频器原理图： 在我们本次试验中的实现即为当按下按键时，频率自动减半。如当输入为100MHZ，输出为50MHZ。 （2）信号的产生。 根据查找资料，我们最终确定了在QUARTUS中波形数据产生的方法，即利用地址信号发生器和LPM_ROM模块。ROM 的地址信号发生器，有七位计数器担任。LPM_ROM底层是FPGA 中的M4K等模块。然后在VHDL顶层程序设计中将两部分调用从而实现信号的发生。ROM中存放不同的初始化MIF文件（存放不同波形的数据）从而产生不同的波形。 信号产生模块：
摘要 本说明书首先介绍了VHDL语言的特点及发展史；接着简要说明了D/A接口（函数发生器）的工作原理及设计思想和设计方案的确定；然后着重解释了使用VHDL语言设计D/A接口（函数发生器）的具体操作步骤及主要流程。为了更加详细的解释清楚主要流程在本课程设计说明书中还附加了相应的图片。最后还附加了实现设计的VHDL源程序。 关键词：VHDL D/A接口设计
绪论 EDA是电子设计自动化(Electronic Design Automation)的缩写。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言 HDL(Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使设计者的工作仅局限于利用软件的方式来完成对系统硬件功能的实现，可以说EDA技术的产生与发展是电子设计技术的一个巨大进步。EDA技术融合了众多电子设计技术和计算机辅助技术，使得它在现代电子学方面的应用越来越广泛，也成为电子、电气类大学生必须熟练掌握的一种设计工具。 硬件描述性语言HDL是EDA技术的重要组成部分，常见HDL的有VHDL、HDL、ABEL、Verilog、AHDL、SystemC等。其中VHDL、Verilog在现在的EDA 设计中使用的最多，也拥有了几乎所有主流EDA工具的支持，而相对于其他语言VHDL更加完善。VHDL是英文全名是VHSIC(Very High Speed Integrated Circuit) Hardware Description Language,是硬件描述语言的业界标准之一。它作为一个规范语言和建模语言，具有与具体硬件电路无关及设计平台无关的特性，而且还有很强的电路行为描述和建模能力，能从多个层次的数字系统进行建模和描述，从而大大简化了硬件设计的任务，提高了设计效率和可靠性。 D/A转换器的功能是把二进制数字信号转换为与其数值成正比的模拟信号。AD558是并行8位D/A转换芯片，应用CPLD可以完成对AD558的控制。CPLD 与CPLD结合之后可以完成函数发生器的基本功能：波形输出。要实现这种结合就需要应用VHDL语言完成D/A接口的设计。通过合适的VHDL语言可以完成递增斜波、递减斜波、三角波、递增阶梯波的输出。
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
课程设计 设计题目： 学生姓名： 学号： 专业班级： 指导教师： 2015年月日
设计 题目成绩 课 程 设 计 主 要 内 容 指 导 教 师 评 语 签名：20 年月日
设计题目：测量放大器电路原理图和PCB板设计 一、实验目的 1.了解学习Protel 99SE的目的与意义； 2.掌握Protel 99SE绘制电路原理图方法与技巧； 3.掌握PCB设计方法与技巧。 二、实验要求 1.利用Protel 99SE绘制一张电路图; 2.对绘制好的电路图进行ERC检查; 3.生成网络表; 4.生成元件列表; 5.利用Protel 99SE完成对应的双面印刷电路板设计。 三、功率放大器设计 实验原理图如下图所示： 图1
四、protel制图 4.1设计电路原理图 1.电路原理图 电路原理图的设计是整个电路设计的基础，因此电路原理图要设计好，以免影响后面的设计工作。电路原理图的设计一般有如下步骤： (1)设置原理图设计环境； (2)放置元件； (3)原理图布线； (4)编辑和调整； (5)检查原理图； (6)生成网络表。 2.设计印刷电路板 印刷电路板设计是从电路原理图变成一个具体产品的必经之路,因此,印刷电路板设计是电路设计中最重要、最关键的一步。通常，印刷电路板设计的具体步骤如下： (1)规划电路板； (2)设置参数； (3)装入网络表； (4)元器件布局； (5)自动布线； (6)手工调整。 4.2 绘制测量放大器电路原理图 原理图设计最基本的要求是正确性，其次是布局合理，最后是在正确性和布局合理的前提下力求美观。根据以上所述的电路原理图设计步骤，两级放大器电路原理图设计过程如下： 1.启动原理图设计服务器 进入Protel 99 SE，创建一个数据库，执行菜单File/New命令，从框中选择原理图服务器（Schematic Document）图标，双击该图标，建立原理图设计文档。双击文档图标，进入原理图设计服务器界面。如图2
EDA课程设计 流水灯设计 姓名: 金兼强 专业: 电子信息工程 班级: 093252 学号: 09325211 同组人：黄奕林简讯 黄树金兼强黄玉涛 指导老师:黄河 2012-11-9
目录 一、摘要〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃3 二、流水灯设计目的〃〃〃〃〃〃〃〃〃〃〃〃〃〃4 三、流水灯设计流程〃〃〃〃〃〃〃〃〃〃〃〃〃〃4 四、流水灯设计程序〃〃〃〃〃〃〃〃〃〃〃〃〃〃5 五、流水灯设计管脚分配〃〃〃〃〃〃〃〃〃〃7 六、功能仿真图〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃8 七、原理图波形图〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃9 八、设计注意事项〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃10 九、课程设计总结〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃11 十、参考文献〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃12 十一、评分表〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃 13
一、摘要 随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、自动控制及计算机应用等领域的重要性突出。随着技术市场与人才市场对EDA 的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学领域和科研领域中来。因此学好EDA技术对我们有很大的益处。EDA是指以计算机为工具，在EDA软件平台上，根据设计社描述的源文件（原理图文件、硬件描述语言文件或波形图文件），自动完成系统的设计，包括编译、仿真、优化、综合、适配（或布局布线）以及下载。 流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。 课程设计主要的目的是通过某一电路的综合设计，了解一般电路综合设计过程、设计要求、应完成的工作内容和具体的设计方法、通过设计也有助于复习、巩固以往的学习内容、达到灵活应用的目的。在设计完成后，还要将设计的电路进行安装、调试以加强学生的动手能力。在此过程中培养从事设计工作的整体观念。 课程设计应强调以能力培养为主，在独立完成设计及制作任务同时注意多方面能力的培养与提高，主要包括以下方面： ·独立工作能力和创造力。 ·综合运用专业及基础知识，解决实际工程技术问题的能力。 ·查阅图书资料、产品手册和各种工具书的能力。 ·写技术报告和编制技术资料的能力。 ·实际动手能力。 利用学到的电子技术知识，通过布置具有一定难度的设计题目，帮助学生熟悉课程设计任务和设计方法。
《EDA技术》设计报告 设计题目正弦信号发生器的设计 院系：信息工程学院 专业：通信工程____ 学号： 姓名：__________
一．设计任务及要求 1.设计任务: 利用实验箱上的D/A 转换器和示波器设计正弦波发生器，可以在示波器上观察到正弦波 2.设计要求: （1） 用VHDL 编写正弦波扫描驱动电路 （2）设计可以产生正弦波信号的电路 （3）连接实验箱上的D/A 转换器和示波器，观察正弦波波形 二．设计方案 （1）设计能存储数据的ROM 模块，将正弦波的正弦信号数据存储在在ROM 中，通过地址发生器读取，将正弦波信号输入八位D/A 转化器，在示波器上观察波形 （2）用VHDL 编写正弦波信号数据，将正弦波信号输入八位D/A 转化器，在示波器上观察波形 三．设计框图 图 1 设计框图 信号发生器主要由以下几个部分构成：计数器用于对数据进行采样，ROM 用于存储待采样的波形幅度数值，TLV5620用于将采集的到正弦波数字量变为模拟量，最后通过示波器进行测量获得的波形。其中，ROM 设置为7根地址线，8个数据位，8位并行输出。TLV5260为串行输入的D/A 转换芯片，因此要把ROM 中并行输出的数据进行并转串。 四．实现步骤 1.定制ROM 计 数 器 7根地址线 8 位 R O M 并转串输出 CLK TLV5620D/A 转换 RST
ROM的数据位选择为8位，数据数选择128个。利用megawizard plug-in manager定制正弦信号数据ROM宏功能块，并将上面的波形数据加载于此ROM中。如图3所示。 图2 ROM存储的数据 图3 调入ROM初始化数据文件并选择在系统读写功能 2.设计顶层
湖北职业技术学院《EDA技术》课程设计报告 题目动态输出4位十进制频率计的设计所在学院电子信息工程学院 专业班级电信08304 学生姓名马强 学号08024839 指导教师王芳 完成日期2010年11月18 日
目录 一、概述 (3) 二、设计正文 (4) （一）设计目的 (4) （二）设计实现 (4) 1、端口说明 (4) 2、Cnt10模块说明 (5) 3、Tctl模块说明 (6) 4、锁存器reg16模块说明 (8) 5、Scan_led模块说明 (9) 6、顶层文件仿真 (10) 7、硬件下载 (11) 三、总结 (13) 四、感言 (14) 五、参考文献 (15)
概述 此次设计的主要目的是学习掌握频率计的设计方法；掌握动态扫描输出电路的实现方法；学习较复杂的数字系统设计方法。通过单位时间（1秒）内频率的计数来实现频率计的设计。此设计主要用四位十进制计数器，所以频率计数范围为100～9999Hz。然后锁存防止闪烁显示，最后由译码扫描显示电路输出到数码管进行显示输出。并且下载后会有一秒钟的延时后才会显示输出所计频率输出。设计下载后能够进行仿真频率的计数和静态显示，但是分频的设计程序有所缺陷导致长时间显示后会有1Hz的抖动。通过这次的设计能够更清楚的理解VHDL程序的描述语言，进行简单程序的编写和仿真。
动态输出4位十进制频率计的设计 一、目的 1.学习掌握频率计的设计方法。 2.掌握动态扫描输出电路的实现方法。 3.学习较复杂的数字系统设计方法 二、设计实现 4位十进制频率计外部接口如图1所示，顶层文件如图2所示，包含4中模块；Tctl、reg16、scan_led和4个cnt10。 （1）端口说明 F1Hz：给Tctl模块提供1Hz的频率输入。 Fin：被测频率输入。 scan_led：给scan_led模块提供扫描输入频率输入。 bt[1..0]：片选信号输出。 sg[6..0]:译码信号输出。 cout：进位输出。
目录 1. 引言 (1) 2. VHDL语言及Quartus II软件介绍 (2) 2.1 VHDL语言 (2) 2.2 Quartus II软件 (2) 3.总体设计思想及流程 (3) 4. 具体程序实现模块 (4) 4.1倍频器模块 (4) 4.2主程序模块 (4) 4.3 波形显示模块 (5) 4.4频率显示模块 (5) 5. 软件仿真 (6) 6. 硬件显示 (7) 7. 总结与体会 (8) 参考文献 (9) 附录 (10) 附录1. 整体系统原理图 (10) 附录2. 主程序 (11)
1. 引言 信号发生器是一种能够产生多种波形，如三角波、方波、锯齿波、正弦波的仪器。信号发生器在电路实验和设备检测以及通信、雷达、导航、宇航等领域有广泛的应用。正因为其在生活中应用的重要性，人们它做了大量的研究，总结出了许多实现方式。可以基于FPGA 、VHDL、单片机、DOS技能、数字电路等多种方法实现。简易信号发生器是信号发生器的一种。可以实现信号发生器的一些基本功能。本次课程设计要求设计的是一种简易信号发生器。 在本设计中要求设计的简易信号发生器是采用VHDL来实现的简易多功能信号发生器。它能产生正弦波,三角波和方波。且对各种波形的要求如下：（1）设计任意信号发生器，使之能够生成正弦波、三角波和方波； （2）电路的外部频率为40MHz，要求信号发生器可产生0-1KHz、 1KHz~10KHz、10KHz~1MHz三档频率的信号； （3）要求具有波形选择和频率选择的功能； （4）在同一频率档内，可实现频率的加减； （5）要求显示波形的同时能够进行频率的调节； （6）要求能够显示波形：A——正弦波；B——三角波；C——方波； （7）要求能够显示频率值； （8）可用示波器进行波形的观测。
课程设计说明书 课程：EDA技术基础 题目：数字钟的设计 闹钟与整点报时模块 学生姓名：XXX 学号201265110204 班级 :1203班 专业：电子信息与科学 指导教师：XXX 2014年12月20日 长沙理工大学课程设计任务书 物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础 题目数字钟的设计
长沙理工大学课程设计成绩评定表
目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13
基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。 设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。 （上面截图为数字钟整体编译后的RTL电路的闹钟模块） 简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。
湖南人文科技学院 课程设计报告 课程名称：VHDL语言与EDA课程设计 设计题目：调频信号发生器 系别：信息学院 专业：电子信息工程 班级：一班 学生姓名: 姚靖瑜何渡余建佳 学号: 13409112 13409115 13409120 起止日期: 2016年6月16日 指导教师:姚毅 教研室主任：
指导教师评语： 指导教师签名：年月日 成绩评定 项目权重 成绩 1、设计过程中出勤、学习态度等方面 2、课程设计质量与答辩 3、设计报告书写及图纸规范程度 总成绩 教研室审核意见： 教研室主任签字：年月日教学系审核意见： 主任签字：年月日
摘要 本文介绍一种利用EDA技术和VHDL语言，在QuartusⅡ环境下，设计的一种调频信号发生器。EDA 技术是以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关开发软件,自动完成用软件的方式设计的电子系统到硬件系统实现,最终形成集成电子系统或专用集成芯片的一门新技术。介绍一种基于DDS 原理,并采用FPGA 芯片和VHDL 开发语言设计的任意函数调频的任意波形信号发生器,给出了设计方案和在GW48 CK型EDA 集成电路开发系统上实现的实验结果。 关键词:调频；信号发生器；DDS；FPGA；VHDL；QuartusⅡ
目录 设计要求 (1) 1、方案论证与对比 (1) 1.1方案对比 (1) 1.2方案选择 (2) 2、工作原理及过程 (2) 2.1DDS的基本原理 (2) 2.2基本流程图 (3) 3、模块设计 (3) 3.1MATLAB设计 (3) 3.1.1 顶层原理图设计 (3) 3.1.2 Smulink模型仿真 (4) 3.1.3 Signalcompiler的使用 (4) 3.2Q UARTUS II设计 (6) 3.2.1 顶层原理图模块 (6) 3.2.2 高速A/D转换器TLC5510 (6) 3.2.3 调试与操作说明 (7) 3.2.4 顶层文件设计 (8) 4、问题分析 (9) 5、心得体会 (9) 6、元件清单 (10) 7、致谢 (10) 参考文献 .................................................................................................. 错误！未定义书签。附录一AD5510控制程序 .. (11) 附录二顶层文件程序 (12)
目录 摘要 (1) 一、设计要求 (3) 三、系统设计思路 (4) 3.1 波形函数发生装置的选择 (4) 3.2 波形输入输出控制方式的选择 (5) 四、各模块设计及仿真 (6) 4.1函数发生模块 (6) 4.1.1 正弦波模块 (6) 4.1.2 方波模块 (7) 4.1.3 递增锯齿波模块 (9) 4.1.4 递减锯齿波模块 (10) 4.1.5 阶梯波模块 (12) 4.1.6 三角波模块 (13) 4.2调控模块 (15) 4.2.1波形输出控制单元 (15) 4.2.2波形输入控制单元 (16) 4.2.3频率控制单元 (18) 4.2.4幅度控制单元 (20) 4.3 D/A转换器 (21) 4.4 总电路 (24) 五、硬件测试 (25)
5.1编译 (25) 5.2 引脚的锁定 (26) 5.3编程下载 (27) 5.4 硬件验证 (28) 六、课程设计心得体会 (31) 参考文献 (32) 附录 (33) 摘要 本次设计课题为应用VHDL语言及MAX+PLUSII软件提供的原理图输入设计功能，组合电子线路的设计加以完成一个任意波形信号发生器。它具有结构紧凑，性能稳定，设计结构灵活，方便进行多功能组成的特点，经济实用，成本低廉的特点。可产生正弦波、方波、三角波、递增锯齿波、递减锯齿波以及阶梯波，并可使用示波器观察波形。实现了系统信号实时快速测量，也为其广泛应用于实际领域创造了条件。 在实现过程中，将整体功能模块化，分为函数发生模块和调控模块。在调控模块中实现了调频调幅以及对于波形的输入输出控制。对于D/A转化器，本实验选择的是TLC7528，利用简单的8进制计数控制CS和WR端口的同步输出， 实现数模转换的同时，保持相应位的同步实现。 在课程设计中遇到了诸多困难，在用示波器显示波形时，却总是得不到稳定的波形，后来发现在输入控制中，仅需要3位二进制数即能完成简单的8进制计数，自己却习惯性的用了8位，这使得分频现象严重，更改后即得到了了稳定的
五课程设计题目与内容 1. 电子秒表设计 内容及要求： 完成具有多计数功能的秒表，并可将结果逐一显示在7 段数码管上，具体要求如下： (1)输入时钟10khz ，采用Altera EP1C6Q240C8 FPGA ； (2)异步、同步复位，计时精度1ms,最大计时240秒； (3)至少对 6 个目标计时，并可显示于7 段数码管，格式为xxx.yyy ，秒为单位； ( 4)计时值可逐一顺序回显； ( 5)按下一次终止键完成一个对象的计时,计时间隔小于最大计时值； ( 6)完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。 进度安排： 本设计持续10天,其中最后一天(依例周五)为答辩时间。 第1-2 天：讲解题目,准备参考资料,检查、调试实验软硬件,进入设计环境,开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案,经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计,进行代码输入,并完成代码的初步仿真； 第8-9 天：代码功能仿真正确,约束设计,综合、下载,实现设计目标,并指导老师验收设计；整理设计资料,撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限2人：共同进行电路和验证方案设计，1人仿真，另1人FPGA实现
2. aval on 总线从接口设计 内容及要求： 实现Altera 的NiosII CPU 外部总线接口电路，完成存储器的读写操作。 (1) CPU采用Altera Nios n； ( 2)接口电路采用同步操作，注意时钟的选择； ( 3)寻址空间0x8000~0x8ffff ，数据总线宽度8 比特； ( 4)存储器的种类为寄存器即可，具有读写功能； ( 5) avalon 总线接口为slave ； (6)下载验证时要和CPU一同实现相应的功能，软件进行读写操作。 进度安排： 本课程设计持续10 天，其中最后一天( (依例周5)为答辩时间。 第1-2 天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案，经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计，进行代码输入，并完成代码的仿真； 第8-9天：约束设计，与CPU集成综合、下载，用c语言实现操作，并指导老师验收设计；整理设计资料，撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限 2 人：共同进行电路和验证方案设计， 1 人逻辑电路设计与仿真，另1人系统集成及软件代码设计
EDA设计实验 题目：函数信号发生器 作者： 所在学院：信息科学与工程学院 专业年级： 指导教师： 职称： 2011 年 12 月 11 日
函数信号发生器 摘要：函数信号发生器在生产实践和科技领域有着广泛的应用。本设计是采用了EDA技术设计的函数信号发生器。此函数信号发生器的实现是基于VHDL语言描述各个波形产生模块，然后在QuartusⅡ软件上实现波形的编译，仿真和下载到Cyclone芯片上。整个系统由波形产生模块和波形选择模块两个部分组成。最后经过QuartusⅡ软件仿真，证明此次设计可以输出正弦波、方波、三角波，锯齿波，阶梯波等规定波形，并能根据波形选择模块的设定来选择波形输出。 关键字：函数信号发生器；Cyclone；VHDL；QuartusⅡ 引言： 函数信号发生器即通常所说的信号发生器是一种常用的信号源，广泛应用于通信，雷达，测控，电子对抗以及现代化仪器仪表等领域，是一种为电子测量工作提供符合严格要求的电信号设备是最普通、最基本也是应用最广泛的电子仪器之一，几乎所有电参量的测量都要用到波形发生器。随着现代电子技术的飞速发展，现代电子测量工作对函数信号信号发生器的性能提出了更高的要求，不仅要求能产生正弦波、方波等标准波形，还能根据需要产生任意波性，且操作方便，输出波形质量好，输出频率范围宽，输出频率稳定度、准确度、及分辨率高等。本文基于
EDA设计函数信号发生器，并产生稳定的正弦波、方波、锯齿波、三角波、阶梯波。 正文： 1、Quartus II软件简介 1）Quartus II软件介绍 Quartus II 是Alera公司推出的一款功能强大，兼容性最好的EDA工具软件。该软件界面友好、使用便捷、功能强大，是一个完全集成化的可编程逻辑设计环境，具有开放性、与结构无关、多平台完全集成化丰富的设计库、模块化工具、支持多种硬件描述语言及有多种高级编程语言接口等特点。 Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片平面布局连线编辑；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第
EDA课程设计简易信号发生器的设计实现 小组成员：XXXXXX XXXXX 专业：XXXXX 学院：机电与信息工程学院指导老师：XXXXXX 完成日期：XX年XX月XX日
目录 引言 (3) 一、课程设计内容及要求 (3) 1、设计内容 (3) 2、设计要求 (3) 二、设计方案及原理 (3) 1、设计原理 (3) 2、设计方案 (4) （1）设计思想 (4) （2）设计方案 (4) 3、系统设计 (5) （1）正弦波产生模块 (5) （2）三角波产生模块 (6) （3）锯齿波产生模块 (6) （4）方波产生模块 (6) （5）波形选择模块 (6) （6）频率控制模块 (6) （7）幅度控制模块 (6) （8）顶层设计模块 (7) 三、仿真结果分析 (7) 波形仿真结果 (7) 1、正弦波仿真结果 (7) 2、三角波仿真结果 (8) 3、锯齿波仿真结果 (8) 4、方波仿真结果 (8) 5、波形选择仿真结果 (9) 6、频率控制仿真结果 (9) 四、总结与体会 (10) 五、参考文献 (10) 六、附录 (11)
简易信号发生器 引言 信号发生器又称信号源或振荡器，在生产实践和科技领域中有着广范的应用。它能够产生多种波形，如正弦波、三角波、方波、锯齿波等，在电路实验和设备检验中有着十分广范的应用。 本次课程设计采用FPGA来设计多功能信号发生器。 一、课程设计内容及要求 1、设计内容 设计一个多功能简易信号发生器 2、设计要求 （1）完成电路板上DAC的匹配电阻选择、焊接与调试，确保其能够正常工作。 （2）根据直接数字频率合成（DDFS）原理设计正弦信号发生器，频率步进1Hz，最高输出频率不限，在波形不产生失真（从输出1KHz正弦转换为输出最高频率正弦时，幅度衰减不得大于10%）的情况下越高越好。频率字可以由串口设定，也可以由按键控制，数码管上显示频率傎。 （3）可以控制改变输出波形类型，在正弦波、三角波、锯齿波、方波之间切换。 （4）输出波形幅度可调，最小幅度步进为100mV。 二、设计方案及原理 1、设计原理 （1）简易信号发生器原理图如下
EDA课程设计参考题目一、设计彩灯控制器一 要求： 1．有八只LED，L0……L7 2．显示顺序如下表 3
要求： 1．8 个灯全亮； 2．8 个灯全灭； 3．从左边第一个开始每隔一个亮； 4．从右边第一个开始每隔一个灭； 5．左4个灭，右4个亮； 6．左4个亮，右4个灭； 7．显示间隔0.5S，1S可调。 三、设计彩灯控制器三 要求： 1. 有十只LED，L0……L9 2. 显示方式 ①先奇数灯依次灭 ②再偶数灯依次灭 ③再由L0到L9依次灭 3．显示间隔0.5S，1S可调。 四、自设计动奏乐器一 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 1 5 5 6 6 5 – 4 4 3 3 2 2 1 – 5 5 4 4 3 3 2 – 5 5 4 4 3 3 2 – 3．附加：显示乐谱。 五、设计自动奏乐器二 要求： 1．开机能自动奏一个乐曲，可以反复演奏；2．速度可变。 1 3 1 3 5 6 5 – 6 6 ? 1 6 5 ––– 6 6 ? 1 6 5 5 3 1 2 2 3 2 1 ––– 3．乐曲自选。 4．附加：显示乐谱。 六、设计汽车尾灯控制器 要求： 1.用6个发光二极管模拟6个汽车尾灯（左、右各3个）。 2.汽车往前行驶时，6个灯全灭。当汽车转弯时，若右转弯，右边3个尾灯从左至右顺序 亮灭，左边3个灯全灭；若左转弯，左边3个尾灯从右至左顺序亮灭，右边3个灯全灭； 汽车刹车时，6个尾灯同时明、暗闪烁；汽车在夜间行驶时，左右两侧的灯同时亮，供照明使用。
要求： 1.在十字路口的两个方向上各设一组红绿黄灯，显示顺序为：其中一个方向是绿灯、黄灯、 红灯，另一个方向是红灯、绿灯、黄灯。 2.设置一组数码管，以倒计时的方式显示允许通行或禁止通行的时间，其中绿灯、黄灯、 红灯的持续时间分别是20s、5s、25s。 八、设计数字频率计 要求： 1．输入为矩形脉冲，频率范围0~99MHz； 2．用五位数码管显示；只显示最后的结果，不要将计数过程显示出来； 3．单位为Hz和KHz两档，自动切换。 九、设计智力竞赛抢答器 要求： 1．四人参赛每人一个按钮，主持人一个按钮，按下就开始； 2．当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。 3．有人抢答时，喇叭响两秒钟； 4．答题时限为100秒钟（显示0~99），时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。 十、设计数字秒表 要求： 1.要求设置启/停开关。当按下启/停开关，将启动秒表开始计时，当再按一下启/停开关时， 将终止计时操作。 2.数字秒表的计时范围是0秒~59分59.99…… 3.要求计时精度为0.01s。 4.复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就 清零，并做好下次计时的准备。 十一、设计数字钟 要求： 1.具有时、分、秒计数显示功能，且以24小时循环计时。 2.具胡清零的功能，且能够对计时系统的小时、分钟进行调整。 3.具有整点报时功能。 十二、设计三层电梯控制器 要求： 1.每层电梯入口处设有上下请求开关，电梯内有乘客到达层数的的停站请求开关。 2．设有电梯所处位置指示装置及电梯运行模式(上升和下降)指示装置。 3．电梯每秒钟升(降)一层。 4．电梯到达有请求的楼层，电梯经过lS电梯门开，打开4S后，电梯门关闭(开门指示灯灭)。电梯继续运行，直至完成最后的一个请求信号后停留在当前层。 5．能记忆电梯内外所有请求信号，并按照电梯运行规则按顺序响应，每个请求信号留至执行完后消除。 6．电梯运行规则：当电梯处于上升模式时，只响应比电梯所在的位置高的上楼请求信号，由下而上逐个执行，直到最后一个上楼清求执行完毕；如果高层有下楼请求，则直接升到有下
学生实验报告 系别电子信息学院课程名称《EDA综合实验》 班级12通信实验名称正弦信号发生器的设计 实验时间 2014年5 月日 学号2012 指导教师王红航 成绩批改时间2014年月日 报告容 一、实验目的和任务 进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。 二、实验原理介绍 EDA是电子设计自动化，对象是数字电路设计，而证选择、新号发生器的设计却是一个模拟电路设计，因此需要用到D/A转换器。 根据正弦信号发生器的波形，得知该试验的输入为时间，而输出为振幅。如果将正弦波的振幅放在存储单元为64的ROM中，根据ROM的功能得知，ROM中的数据与地址是一一对应的关系，因此设计由时间和振幅的对应关系转换为时间和地址的对应关系。据此，要得到正弦信号，需要设计一个6位二进制计数器。下图为总体设计框图： 在许多实用情况下，必须使用宏功能模块才能使用一些Altera特定期间的硬件功能，例如各类片上存储器、DSP模块等等。这些可以以图形或硬件描述语言模块形式方便调用的宏功能块，使得基于EDA技术的电子设计的效率和可靠性有了很大的提
高。 LPM是参数可设置模块库（Library of Parameterized Modules）的英语缩写。根据实际电路的设计需要，选择LPM库中的适当模块，并为其设定适当的参数，就能满足自己的设计需要，从而在自己的项目中十分方便的调用优秀的电子工程技术人员的硬件设计成果。 LPM功能模块容丰富，每一模块的功能、参数含义、使用方法、硬件描述语言模块参数设置及调用方法都可以在QuartusII中的help中查阅到，方法是选择help→Megafunction/LPM命令。 定制LPM_ROM模块流程： 1、定制初始化数据文件，建立.hex格式文件 （1）打开QuartusII软件，选择“NEW”菜单，在“others”卡片下选择“Hexadecimail（Inter-Format）File”或者“Memory Initialization File”， 如下图所示。 （2）点击图中的OK后，弹出如图所示的图片，改写“Number of words”为64. （3）点击图中OK后，弹出如图所示的图片，按照图的数据讲空白的表格填上
课程设计报告 课程名称数字系统与逻辑设计 课题名称数字钟设计 专业通信工程 班级 学号 姓名 指导教师乔汇东胡瑛谭小兰 2013年7月7日
湖南工程学院课程设计任务书 课程名称数字系统与逻辑设计课题数字钟设计 专业班级通信工程1101班 学生姓名 学号 指导老师 审批乔汇东 任务书下达日期2013 年6月29日 任务完成日期2013 年7月7日
《数字系统与逻辑设计》课程设计任务书一、设计目的 全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的 组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试 程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养 使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。 二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单 及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应 的分析与结论。 三、进度安排 第十九周星期一：课题讲解，查阅资料 星期二：总体设计，详细设计 星期三：编程，上机调试、修改程序 星期四：上机调试、完善程序 星期五：答辩 星期六-星期天：撰写课程设计报告 附： 课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。
北华航天工业学院 《EDA技术综合设计》 课程设计报告 报告题目：16X16点阵显示综合实验作者所在系部：电子工程系 作者所在专业：自动化专业 作者所在班级： 作者姓名： 指导教师： 完成时间：2012年12月26日
容摘要 在本次课设中，设计一个共阴16X16点阵控制接口，要求：在时钟信号的控制下，使点阵动态点亮。显示花样共有三种：①6*16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭；②显示单字“飞”；③依次循环显示“航”，“天”，“学”，“院”四个字。 为使点阵显示器能够动态显示，列选信号为16-4编码器编码输出。 控制器各引脚功能为：DIN[3..0]为显示花样模式选择，高电平有效；CLK 为时钟输入端；DOTOUT[15..0]为行驱动信号输出；SELOUT[3..0]为列选信号输出，为16-4编码信号。 列选信号采用与7段数码管的位选信号一样的处理方法，即列扫描信号频率大于24HZ。 关键词: VHDL，16*16点阵，QuartusII，时序仿真图。
目录 一、实验目的 (1) 二、硬件要求 (1) 三、方案论证 (1) 四、模块说明 (1) 1.整体程序 (1) 2.花样一（动画） (6) 3.花样二（“飞”字） (6) 4.花样三（四字循环显示） (7) 五、整体连接图 (7) 六、实验步骤 (7) 七、实验结果 (7) 八、实验总结 (7) 九、参考文献 (8)
课程设计任务书
一、实验目的 （1）了解16*16LED的工作原理。 （2）了解点阵字符的产生和显示原理。 二、硬件要求 （1）主芯片EPF10K10LC84-4。 （2）16*16点阵。 （3）可变时钟源。 （4）四个拨码开关（显示花样的选择）。 三、方案论证 引脚整体可分为四个部分：clk(时钟信号)、din[3…0]（花样选择控制）、dotout[15…0]（行驱动信号输出）、selout[3…0]（列选信号输出）。 其中有一个分频器的设计，可用一个16位的计数器实现：信号q从00000到11111循环变换，将q的低四位赋给列选信号selout,当q=11111时又可驱动另一计数器工作，实现分频。 第一个花样的设计：用q驱动一个5位计数器zhen从00000到11111循环变换，当Zhen=”00000”时，dotout=”00000” Zhen=”00001”时，dotout=”00001” …… …… Zhen=”10000”时，dotout=”1” …… …… Zhen=”11110”时，dotout=”00011” Zhen=”11111”时，dotout=”00001”。 第二个花样的设计：可参考第三个花样的设计。 第三个花样的设计：当zhen1(功能同zhen)=”00”时，显示第一个字“航”，当selout=”0000”时，dotout为“航”字的最后一列代码；当selout=”0001”时，dotout为“航”字的倒数第二列代码，依次类推。其他三个字的设计同“航”字。 四、模块说明 16*16点阵综合显示实验是用一个整体的程序编写的，所以不可分成模块，但可以分成三个部分：16*16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭；显示“飞”字；依次循环显示“航”、“天”、“学”、“院”。下面的程序分析中将讨论三个部分的设计。 1.整体程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dots_test is port(clk:in std_logic; - -硬件接口