基于FPGA的PN码产生技术研究
第一章绪论
1.1引言
伪随机码（Pseudo Random Code）又称为伪噪声码（Pseudo Noise Code），简称PN码或PN序列，伪随机序列系列具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。这些特性使得伪随机序列得到了广泛的应用。
1.2伪随机序列理论的发展历史
1948年以前，学者们研究伪随机序列的理论仅仅是因为其优美的数学结构。最早的研究可以追溯到1894年，作为一个组合问题来研究所谓的De Bruijn序列；上世纪30年代，环上的线性递归序列则成为人们的研究重点。
1948年Shannon信息论诞生后，这种情况得到了改变。伪随机序列己经被广泛的应用在通信以及密码学等重要的技术领域。Shannon证明了“一次一密”是无条件安全的，无条件保密的密码体制要求进行保密通信的密钥量至少与明文量一样大。因此在此后的一段时间内，学者们一直致力于研究具有足够长周期的伪随机序列。如何产生这样的序列是20世纪50年代早期的研究热点。线性反馈移位寄存器 (LFSR)序列是这个时期研究最多的，因为一个n级LFSR可以产生周期为2n-1 的最大长度序列，而且具有满足Golomb随机性假设的随机特性，通常称之为m序列。这段时期的研究奠定了LFSR序列的基本理论和一些经典结论。
但是，在1969年Massey发表了“移位寄存器综合与BCH译码”一文，引发了序列研究方向的根本性变革，从此伪随机序列的研究进入了构造非线性序列生成器的阶段。Berlekamp-Massey算法(简称B-M算法)指出:如果序列的线性复杂度为n，则只需要2n个连续比特就可以恢复出全部的序列。从这个结论可以看出m序列是一种“极差”的序列，它的线性复杂度太小，因而不能够直接用来做流密码系统的密钥流序列。从这里还可以看到仅仅靠Golomb的三个随机性假设来评测序列是不够的，还需要其它的一些指标。此后直到今天，密码学界的学者们一直在努力寻找构造“好”的伪随机序列的方法。
1.3伪随机序列的应用和意义
伪随机序列具有良好的随机性, 它的相关函数接近白噪声的相关函数(函数) , 即有窄的高峰或宽的功率谱密度, 使它易于从其他信号或干扰中分离出来。伪随机序列的伪随机性表现在: 预先的可确定性、可重复性, 使它易于实现相关接收和匹配接收, 故有良好的抗干扰性能。伪随机序列(又称伪噪声序列)
广泛应用于通信、雷达、导航等重要的技术领域。近年来, 在自动控制、计算机、声学、光学测量、数字式跟踪和测距系统, 以及数字网络系统的故障分析检测也得到广泛的应用。
1.4伪随机序列研究现状
迄今为止，人们获得的伪随机序列仍主要是PC（相控）序列，移位寄存器序列（m和M序列），Gold序列，GMW序列，级联GMW序列，Kasami序列，Bent序列，No序列。其中m序列是最有名和最简单的,也是研究的最透彻的序列。m序列还是研究其它序列的基础。它序列平衡，有最好的自相关特性，但互相关满足一定条件的族序列数很少(对于本原多项式的阶数小于等于13的m序列，互为优选对的序列数不多于6)，且线性复杂度很小。M序列族序列数极其巨大（当寄存器级数等于6时，有226个序列）。但其生成困难，且其互相关特性目前知之甚少，一般很少用。Gold序列互相关函数为3值，序列部分平衡，有良好的相关特性，族序列数相对较大，但它有致命的弱点，线性复杂度很低，仅是相同长度的m序列的两倍，这制约了Gold序列的广泛应用，特别在抗干扰及密码学中的应用。GMW序列具有序列平衡，线性复杂度大，自相关性能好（同m序列）等优点。它是非线性序列，且数量比m序列多。作为单个序列GMW序列有优势，但一族GMW序列满足一定互相关条件的序列数很少。一般不用于多址通信作地址码。级联GMW序列平衡性和相关性同于GMW序列，族数比GMW序列多，一般情况下，线性复杂度比GMW序列大。Kasami序列分小集Kasami序列和大集Kasami序列。小集Kasami序列族序列数大，且互相关值达welch下界，大集Kasami序列族序列数非常大，互相关较小集Kasami序列为劣。它们都有共同的弱点，序列是不平衡的，线性复杂度不大(但比m, Gold序列稍大)。Bent序列是80年代初构造出来的，具有序列平衡，相关值达welch下界，族序列数多，线性复杂度大等优点。它在整个80年代，90年代大放光芒，也是目前综合性能最好的伪随机序列。但Bent序列构造较难，未有满足一定要求的快速算法。No序列是80年代末构造出来的一种新型伪随机序列，它的突出优点是线性复杂度很大，且相关值可达welch下界，族序列数多，但有序列不平衡的弱点。
1.5论文的结构安排
论文各章的内容安排如下:
第一章概括伪随机序列理论发展历史，伪随机序列的应用和意义以及其研究现状。
第二章伪随机序列（m序列、Gold序列和M序列）简介。
第三章FPGA及仿真工具简介。
第四章基于FPGA的PN码的实现。
第二章伪随机序列（m序列、Gold序列和M序列）简介
2.1伪随机序列简介
伪随机码，又称伪随机序列, 是一种可以预先确定并可以重复地产生和复制, 又具有随机统计特性的二进制码序列。
伪随机序列的特性，一般情况下为：
(1)信号必须具有尖锐的自相关函数, 且互相关函数应接近于零。
(2)有足够长的码周期和尽可能大的复杂度,以确保抗侦破、抗干扰的要求。
(3)有足够多的独立地址数, 以满足码分多址的要求。
(4)具有近似噪声的频谱, 即近似连续谱且均匀分布。
(5)工程上易于产生、加工、复制和控制。
通常采用的二电平(0, 1) 伪随机序列的结构已预先确定, 但它们都具有类似白噪声的相关特性, 只是幅度概率分布不再服从高斯分布。伪随机序列通常具有类似于随机序列的性质, 归纳起来有下列三点:
(1)平衡特性: 每一周期内0和1出现的次数近似相等。
(2)游程特性: 把随机序列中连续出现0或1的子序列称为游程。连续的0或1的个数称为游程长度。随机序列中长度为1的游程约占游程总数的1/2, 长度为2的游程约占游程总数的1/ 4, 长度为3的游程约占游程总数的1/8,即每周期内,长度为n比特的游程出现的次数比长度为n+l比特游程出现的次数多一倍。
(3)相关特性: 随机序列的自相关函数具有类似于白噪声自相关函数的性质, 一般具有双值自相关函数。
伪随机序列由0 和1 两个元素组成的二元(或二进制) 序列是数的序列, 它可以用波形进行模拟。通常把二元序列(或波形) 中的元素称做比特或码元, 而把它的持续时间称做比特长度。一个序列中元素0和1顺序排列的结构(排列次序)
如果具有周期性则称为周期序列, 否则称为随机序列。随机序列有三个特点:
(1) 序列元素的排列次序无法预先确定、也不可能重复产生和复制, 也就是说它
是非周期性的。
(2) 序列中0 和1 的出现次数大致相等,n 个0(或1) 连续出现的次数比n +1个
0(或1) 连续出现的次数约多一倍。
(3) 序列具有类似于白噪声的自相关函数〔即冲激函数δ(S)〕。
以上三种特性是衡量序列随机特性的标准。如果一个序列, 它的结构一方面是可以预先确定的, 并且是可以重复产生和复制的；另一方面它又具有随机序列的随机特性, 这种序列就称为伪随机二元序列(Pseudo Random Binary Sequence —PRBS)。伪随机序列是一种周期序列, 所以对它的随机特性的衡量标准要作相应改变:
(1) 在一个周期内, 两种不同元素出现的次数最多相差一次——均衡性特性。
(2) 在一个周期内, 长度为n 的游程(一个序列中取值相同的那些连在一起的元
素合称为一个“游程”) 出现的次数比长度为n +1的游程出现的次数多一倍——游程分布特性。
(3) 序列具有双值自相关函数——随机特性, 即
R(j)= 1 当 j = 0 时
R(j)= K 当12P-1j =??????、
时 （2-1） 其中P 为序列的周期(或长度) , K < 1。
当K 接近于0时, 这种双值自相关函数特性很接近白噪声的自相关函数特性, 所以有时又把双值自相关函数序列称做伪噪声序列。
常用的伪随机码主要有m 序列、GOLD 序列、WALSH 码和OVSF 码，其中最常见的是m 序列。GOLD 码是m 序列的复合码，是由2个码长相等，码时钟速率相同的序列优选对模2加构成，每改变2个序列相对位移就可得到一个新的GOLD 序列。GOLD 序列具有良好的自、互相关特性，且地址数远远大于m 序列地址数，结构简单，易于实现，在工程上得到较为广泛的应用。WALSH 函数是一种非正弦的完备正交函数系，具有理想的互相关特性，两两之间的互相关函数为0，亦即它们是正交的，因而在码分多址通信中，WALSH 函数可以作为地址码使用，在IS-95中，正向传输信道就使用了64阶WALSH 函数。OVSF 码是一种正交可变扩频因子码，保证在不同时隙上的不同扩频因子的扩频码正交，而在每个时隙上可使用的码的数目不固定，与每个物理信道的数据速率和扩频因子有关，OVSF 码在TD-SCDMA 系统中得到了广泛使用。本论文主要研究m 序列、GOLD 序列和M 序列。
2.2 m 序列
定义：m 序列是最长线性反馈移位寄存器序列的简称。它是由带线性反馈的
移位寄存器产生的最长的序列。
2.2.1 m 序列的产生
图2-1示出的是由n 级移位寄存器构成的码序列发生器。它是由n 个二元存储器和模二开关网络组成。二元存储器通常是一个双稳态触发器，它的两种状态记作“0”和“1”，其状态取决于时钟控制下输入的信息（“0”或“1”），比如第i 级移位寄存器状态决定于前一时钟脉冲后的第i-1级移位寄存器的状态。
图2-1 n 级移位寄存器构成的码序列发生器
图中，0C ，1C ，…,n C 均为反馈线，其中01n C C ==，表示反馈连接。因为m 序列是由循环序列发生器产生的，因此0C 和n C 肯定为1，即参与反馈。而反馈系数1C ，2C ，…,1n C -若为1，参与反馈；若为0，则表示断开反馈线，即开路、无反馈连线。
一个线性反馈移位寄存器能否产生m 序列，取决于它的反馈系数i C （0C ，…,n C 的总称）。
一个n 级线性反馈移位寄存器产生m 序列的充要条件是：反馈移位寄存器的特征多项式f （x ）满足下列条件。
（1）f(x)为既约的；
（2）f(x)可以整除（1p x +），且21n p =-；
（3）f(x)除不尽(1)q x +，则q
通常把满足上面3个条件的特征多项式称为本原多项式，一个本原多项式对应一个最大长度移位m 序列，只要知道或找到了本原多项式，就能由它构造m 序列产生器。如果某多项式()n r r r o f x C x ==∑,则它的逆多项式也是本原多项式，
0()n n r r r f x C x -==∑ 也是本原多项式。经过前人的大量运算，已将常用本原特征多项式列表备查，表2-1列出了常见部分m 序列发生器的本原多项式。
2.2.2 m 序列的性质
m 序列是一种随机序列，具有随机性，其自相关函数具有二值的尖锐特性。但互相关函数是多值的。m 序列具有下列性质。
1．m 序列的随机性 （均衡性）
在m 序列码的一个周期中，码元为“1”的数目和码元为“0”的数目只相差1个。
2．m 序列的游程分布
我们把一个序列中取值相同的那些相继的（连在一起的）元素合称为一个“游程”。在一个游程中元素的个数称为游程长度。
一般来说，在m 序列中，长度为1的游程占游程总数的1/2；长度为2的游程占游程总数的1/4；长度为3的占1/8……严格地讲，长度为k 的游程数目占游程总数的2-k ，其中 。而且在长度为k 的游程中,连“1”的游程和连“0”的游程各占一半。
3. m 序列的移位相加特性
m 序列和它的位移序列模二相加后所得序列仍是该m 序列的某个位移序列。 设r M 是周期为p 的m 序列p M r 次延迟移位后的序列， 那么p r s M M M ⊕=，其中s M 为p M 某次延迟移位后的序列。比如，
p M =0 0 0 1 1 1 1 0 1 0 1 1 0 0 1…
p M 延迟两位后得r M , 做模二和计算后r M =0
1 0 0 0 1 1 1 1 0 1 0 1 1 0, …s p r M M M =+=0 1 0 1 1 0 0 1 0 0 0 1 1 1 1 , …
可见，s M 为该序列延迟 8 位后的序列。
4. m 序列的自相关特性
自相关是指m 序列与逐位移位后序列相似性的一种度量。自相关可用自相关函数或自相关系数来描述。对于周期为P 的两个循环序列｛n a ｝和｛n a τ-｝相互一致性的度量，其数学表达式为
1()P
n n n R a a ττ-==∑ （2-1）
1
1()p
n n n a a P τρτ-==∑ （2-2） 自相关系数()R τ与自相关系数()ρτ只差一个比例常数，其余各方面特性都一样，有时两者统称为自相关函数。在二进制序列情况下，只要比较序列｛n a ｝与移
位后｛n a τ-｝对应码元即可。根据上述m 序列的特性，即自相关函数为
()R A D τ=- （2-3）
式中，A 为对应码元相同的数目；D 为对应码元不同的数目。自相关系数为 ()A D A D P A D
ρτ--==+ （2-4） 对于m 序列，其码长为21n P =-，在这里P 也等于码序列中的码元数，即“0”和“1”的个数的总和。其中“0”的个数是因为去掉移位寄存器的全零状态，所以A 值为
121n A -=- （2-5）
“1”的个数（即不同位）D 为
12n D -= （2-6）
根据移位相加特性，m 序列｛n a ｝与移位后的序列｛n a τ-｝进行模2加后，仍然是一个m
序列，所以“0”和“1”的码元个数仍差1。由（2-4）~(2-6)可得m 序列的自相关系数为
11(21)21()n n P P
ρτ----==- 当0τ≠时 （2-7）
当0τ=时，因为｛n a ｝与｛n a τ-｝的码序列完全相同，经模2加后，全部为“0”，即D=0，而A=P 。由式（2-4）可知
0(0)1P P
ρ-=
= 当0τ=时 因此，m 序列的自相关系数为 1,0()1,0;1,2,...,1P P
τρτττ=??=?-≠=-?? （2-8）
假设码序列周期为P ，码元宽度（常称为码片宽度，以便于区别信息码元宽度）为c T ，那么自相关系数是以c PT 为周期的函数，如图2-2所示。图中横坐标
以/c T τ表示，如/1c T τ=，则移位1比特，即c T τ=。 在c T τ≤的范围内，自相关系数为
1()1(
)c P P T τρτ+=- c T τ≤ （2—9）
图2-2 m 序列的自相关函数
2.3 Gold 序列
定义：m 序列优选对的两个n 次本原多项式乘积构成的新序列为Gold 序列，或m 序列优选对的两个本原多项式所产生序列的移位模2和新序列也叫做Gold 序列。
2.3.1 Gold 序列的产生
Gold 码是基于m 序列优选对产生的，首先来看m 序列的优选对。
1.m 序列优选对
所谓m 序列优选对，是指在m 序列集中，其互相关函数最大值的绝对值,max ()a b R τ小于某个值的两条m 序列。
设序列｛a ｝是对应n 阶本原多项式()f x 产生的m 序列，序列｛b ｝是对应n 阶本原多项式()g x 产生的m 序列。当它们的互相关函数值,()a b R τ满足下列不等式
n+1
2,n+2221,()21,4a b n R n τ?+?≤??+?
为奇数为偶数，但不被整除 （2-10） 时，()f x 和()g x 产生的m 序列｛a ｝和｛b ｝便构成一优选对。
2．Gold 码的产生方法
Gold 码是m 序列的组合码，是由两个长度相同、速率相同、但码字不同的m 序列优选对模2加后得到的，具有良好的自、互相关性，且地址码数远远大于m 序列。一对m 序列优选对可产生21n +条Gold 码。这种码发生器机构简单，易于实现，工程中应用广泛。
设序列｛a ｝和｛b ｝为长21n N =-的m 序列优选对。以｛a ｝序列为参考序列，对｛b ｝序列进行移位i 次，得到｛b ｝的移位序列｛i b ｝（i=0，1，2，…,N-1），
然后与｛a ｝序列模2加后得到一新的长度为N 的序列｛i c ｝，则此序列就是Gold
序列，即
{i c }={a}+{i b } i=0,1,…,N
(2-11)
对不同的i ，得到不同的Gold 序列，这样可得到21n -条Gold 码，加上｛a ｝序列和｛b ｝序列，共得到21n +条Gold 码。把这21n +条Gold 码称为一Gold 码族。
Gold 码的产生方法有两种形式，一种是串联成2n 级的线性移位寄存器，另一种是由两个n 级移位寄存器并联而成的。
例如n=6，m 序列的本原多项式为6256()1,()1f x x x g x x x x x =++=++++采用第一种形式，串联成12级的线性移位寄存器，将两序列的本原多项式相乘，可得到阶数为12的多项式
12118653()()1f x g x x x x x x x =++++++ （2-12）
由此可得n=12的移位寄存器如图2-3（a ）所示。图2-3（b ）给出了Gold 码发生器的并联结构。
图2-3 Gold 码发生器
（a ）串联结构（b ）并联结构
2.3.2 Gold 码的相关特性
由m 序列优选对模2加产生的Gold 码族中的21n -条Gold 码序列已不再是m 序列，也不具有m 序列的游程特性和二值相关特性。但Gold 码族中任意两序列之间互相关函数都满足
12,2221,()21,4n
a b n n R n τ++?+?≤??+?
为奇数为偶数但不被整除 （2-13） Gold 码序列具有三值互相关特性，表3-11给出了互相关值和出现某种相关值的概率。
表2-2 Gold 序列的互相关函数
2.3.3平衡Gold 码
早在50年代，哈尔凯维奇就从理论上证明：要克服多径衰落干扰的影响，信道中传输的最佳信号形式应该是具有白噪声统计特性的信号形式。扩频函数(伪码)逼近白噪声的统计特性，因而扩频通信具有抗多径干扰的能力。香农也指出：在高斯噪声的干扰下，有限平均功率的信道上，实现有效和可靠通信的最佳信号是具有白噪声统汁特性的信号。而白噪声统计特性中的一个重要特性就是平衡特性。
Gold 序列具有序列多、相关值低等特点，但其平衡性不一致。R ．Gold 的研究认为，Gold 序列的平衡性有三种，即Gold 序列有三种0，1分布情况：一种是l 码元数目比0码元数目仅多一个，这就是平衡Gold 序列；另一种是l 码元过多；再一种是l 码元过少，这两种部是非平衡序列。当p 为奇数时，在周期N= 的 个Gold 序列中，有 个序列平衡，即序列中l 码元数为 个，比0码元数多一个；有 个序列，序列中l 码元数为 个，即l 码元过多；另外有 个序列，序列中l 码元数有 个，即l 码元过少。对n 为奇数的Gold 序列集合，有50％的序列是平衡的。当n 为偶数(但
不为4的倍数)时，在N= 的N+2个Gold 序列中，有 个序列是平衡的，为Gold 序列集合巾序列数的75％。
在扩频通信中，序列的平衡性对通信质量影响很大。在扩频系统中伪随机序列是用正电平和负电平来表示的，平衡序列中正负电平大致相当，使得发送信号的直流分量小，而且具有更好的频谱特性。这不仅在工程中更容易实现，而且可以有效抑制载频、降低发射功率、不易被侦破等。反之，如果序列不平衡，将破坏扩频通信系统的保密、抗干扰和抗侦破能力。
3.2.5产生平衡Gold 码的方法
1.特征相位
为了寻找平衡Gold 码，首先确定特征相位。每一条最长线性移位寄存器序列都具有特征相位。当序列处于特征相位时，序列每隔一位抽样后得到的序列与原序列完全一样，这是序列处于特征相位的特征。
设序列的特征多项式f(x)为一n 级线性移位寄存器产生m 序列的本原多项式，序列的特征相位由g （x ）/f(x)的比值确定。 g(x)为生成函数，为一阶数等于或小于n 的多项式。g （x ）的计算方法如下：
[()](),d xf x g x n dx
=为奇数 （2-14） [()]()(),d xf x g x f x n dx
=+为偶数 （2-15） 序列多项式为
()()()
g x G x f x = （2-16） 长除后就可得到处于特征相位的m 序列。
2.相对相位
处于特征相位上的序列｛a ｝和｛b ｝序列，以｛a ｝序列为参考序列，移动｛b ｝序列，使之第一位为“0”，对应于｛a ｝序列第一位“1”。两序列相加后得到的序列必定是平衡Gold 码。那么，移动序列｛b ｝的第一位为“0”的序列的前n 位，就是产生平衡Gold 码的相对相位。
由此我们可以总结出产生平衡Gold 码的一般步骤为：
（1） 选一参考序列，其本原多项式为()a f x ，求出生成多项式()a g x ；
（2） 由()()/()a a G x g x f x =求出序列多项式，使得序列｛a ｝处于特征相位
上；
（3） 求移位序列｛b ｝，使位移序列的初始状态的第一位为“0”，即处于
相对相位，对应于｛a ｝的第一位“1”；
（4） 将处于特征相位的｛a ｝序列与处于相对相位的｛b ｝序列模2加，就
可以得到平衡Gold 码序列。
2.4 M 序列
定义：M 序列是最长序列，它是由非线性移位寄存器产生的码长为2n 的周期序列。M 序列已达到n 级移位寄存器所能达到的最长周期，所以又称为全长序列。
2.4.1 M 序列的产生
M 序列的构造也可以在m 序列基础上实现。因为m 序列已经包含21n -个非0状态，缺少由n 个0组成的一个0状态。因此，由m 序列构成M 序列时，只要在适当的位置插入一个0状态（n 个0），即可使m 序列码长由21n -增长至码长为2n 的M 序列转换。显然0状态插入应在状态100…0之后，使之出现0状态，同时还必须使0状态的后续为原m 序列状态后续0…01即可。产生M 序列的状态为1231...n x x x x -（即000…0），加入反馈逻辑项后，反馈逻辑为： 1230123121(,,,...,)(,,,...,)...n n n f x x x x f x x x x x x x -=+
（2-17）
其中，012(,,...,)n f x x x 为原m 序列反馈逻辑函数。
对于本原多项式4()1f x x x =++产生的21n -长度的m 序列加长为码长2n 的M 序列，其反馈逻辑函数为：
1243123(,,...,)n f x x x x x x x x =++ （2-18）
其M 序列发生器电路如图2-4所示。
图 2-4 4级M 序列发生器电路
初始状态为（0100），其状态流程为：
0100→1001→0011→0110→1101→1010→0101→1011→0111→1111→1110→1100→1000→0000→0001→0010→0100（初态） 由上述循环移位过程，可以看到123x x x 为000的三状态检测器，同时起到检测1000和0000两个状态的作用。当它检测到1000状态时，检测器输出为1状态。此状态和反馈输入n a （为1状态）模2加，输入到1n a -状态为0，使后续状态为0状态。在0状态时检测器继续输出1状态，此状态和反馈输入n a （此时为0态）模2加，输入到1n a -状态为1，使0状态的后续为0001，结果把0状态插进。在上述过
程中，检测器起到1000和0000两个状态的检测作用。
2.4.2 M 序列的特征
M 序列与m 序列类似，在一定程度上也具有较好的随机性，表现如下所述。
（1）在每一个周期2n P =内，序列中0和1元素各占1/2,即各为12n -个。
（2）在一个周期内共有12n -个游程，其中同样长度的0游程和1游程的个数相等。
当12k n ≤≤-时，游程长度为k 的游程占总游程数的1/2k ，即等于21n k --。长度为n-1的游程不存在。长度为n 的游程有2个。
（3）M 序列不再具有移位相加性，因而其自相关函数不再具有双值特性，而是一
个多值函数。对于周期2n P =的M 序列归一化自相关函数()M R τ具有如下相关值：
①(0)1M R =
②()0,0M R n ττ±=<< ③04()1()0M R n W f P
±=-≠ 其中，0()W f 是M 序列发生器的反馈逻辑函数，表示在
120121(,,...,)(,,...,)n n n f x x x f x x x x -=+的形式时，
其为0121(,,...,)n f x x x -的真值表中的函数所在序列中1的个数。通常把0()W f 称作0f 的权重。
第三章 FPGA 及仿真工具简介
3.1 FPGA 简介
作为一种可编程逻辑器件，现场可编程门阵列FPGA （Field Programmable Gate Array ）是一类广泛应用的高密度可编程逻辑器件。它的出现是可编程逻辑器件发展变化的必然，它的出现推动可编程逻辑器件的进一步发展。
对于可编程逻辑器件，从实现原理上讲，一般分为两种：基于查找表(Look Up Table)加寄存器结构和SRAM 工艺的FPGA ，集成密度高，寄存器资源丰富，适合做时序逻辑设计，多用于上万门以上的设计，如数字信号处理和各种算法的实现等；基于乘积项（Product Term ）结构和EEPROM 工艺的FPGA ，集成密度低，乘积项资源丰富，适合做组合逻辑设计，多用于5000门以下的设计，如编码、译码电路等。
3.1.1查找表(Look Up Table)的基本原理
查找表(Look Up Table)本质上就是一个RAM 。目前FPGA 中多使用四输入的LUT ，所以每一个LUT 可以看成一个有四位地址线的16×1的RAM 。当用户通过原理或HDL 语言描述了一个逻辑电路以后，FPGA 开发软件会自动计算逻辑电路的所有
可能的结果，并把结果事先写入RAM。这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
FPGA主要包括可配置逻辑块（CLB）、输入/输出模块（IOB）、可编程互连线（PI）和片内RAM。
CLB是FPGA的基本结构单元，能够实现逻辑函数，还可配置成RAM等形式。CLB 一般由函数发生器、数据选择器、触发器和信号变换电路等部分组成。
输入/输出模块（IOB）分布于器件的四周，提供内部逻辑与外围引脚间的连接。
可编程互连线（PI）有许多金属线构成，以提供高速可靠的内部连线，将CLB 之间、CLB和IOB之间连接起来构成复杂逻辑。
片内RAM是在对FPGA进行复杂数字系统设计时必不可少的片内存储器。
3.1.2 FPGA的配置应用
FPGA有多种配备模式：依据配置时钟的提供源不同，可将其分为主动模式和被动模式；依据配置数据位数的多少，可将其分为并行模式和串行模式。对FPGA 的配置操作，可以使用厂商提供的专门的配置芯片来完成，也可使用通用MCU来完成。用户可以根据不同的配置模式需要，采用不同的编程方式。
通常FPGA由布线资源分隔的可编程逻辑单元(或宏单元)构成阵列,又由可编程I/O单元围绕阵列构成整个芯片,排成阵列的逻辑单元由布线通道中的可编程内连线连结起来实现一定的逻辑功能, 即分段的金属互连线可以由可编程开关以任意方式连接形成逻辑单元之间要求的信号线。一个FPGA包含丰富的具有快速系统速度的逻辑门、寄存器和I/O组成。按编程特性分类, 主要有一次性可编程反熔丝OPT和基于静态存储器(SRAM)的编程结构。
3.1.3 FPGA设计方法
FPGA采用层次化设计, 合理划分各个模块优点是使用不同的输人方式（原理图, 状态图,HDL）, 可以充分发挥各自特色使设计具有可读性与易于独立调试特点使设计具有可重用性。另外, FPGA采用自上而下的系统设计方法。传统的设计思路是自下而上,即设计者首先将各种基本单元, 如各种门电路以及加法器、计数器等模块做成基本单元库,然后在设计时调用这些基本单元, 逐级向上组合, 直到形成系统为止。基于EDA技术的自上而下的设计方法正好相反, 它首先在系
统级对系统进行设计, 并进行功能模块的划分与定义,然后在功能级对各个模块进行描述, 并进行仿真, 以预测设计的正确性。为了提高系统的工作速度, 可以采用基于流水线的设计方法。所谓流水线设计实际上是把规模较大、层次较多的逻辑电路分为几个级, 在每一级插人寄存器组且暂存中间数据。很显然, 流水线设计在提高系统处理速度的同时也多耗了器件资源, 但是, 大多数FPGA中的逻辑单元都比较丰富,因此便于实现流水线设计。
设计流程:
设计首先从系统设计入手，在顶层进行功能方框的划分和结构设计，在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统进行描述，在系统一级进行验证。然后用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是印刷电路或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的。
（1）按照“自顶向下”的设计方法进行系统划分。
（2）输入Verilog代码。
（3）将以上的设计输入编译成标准的VHDL文件，然后将文件调入VHDL仿真软件进行功能仿真，检查逻辑功能是否正确。
（4）利用综合器对源代码进行综合优化处理，生成门级描述的网表文件，即将源文件调入逻辑综合软件进行逻辑分析处理。
（5）如果整个设计超出器件的宏单元或I/O单元资源，可以将该计划分到多片同系列的器件中。利用适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。适配完成后，产生多项设计结果。根据适配后的仿真模型，可以进行适配后的时序仿真。
（6）将适配器产生的器件编成文件通过编程器载入到目标芯片FPGA中。
设计流程的优点如下：
(1) 设计流程从功能描述开始到物理实现的完成与设计人员的开发思路符
合，方便设计人员进行开发。
(2) 功能设计完全独立于物理实现，采用自顶向下的设计方法，功能输入采
用标准的VHDL输入方法，不含有任何器件的物理信息，工程师可以有更
多的时间集中精力进行功能描述，可在设计过程的最后阶段任意选择或
更改物理器件。
(3) 设计再利用较方便。
(4) 利于设计的更改。工程师可以在极短的时间内修改设计，选择最优方案。
(5) 设计并处理大规模复杂电路。目前的FPGA器件正向高级程度、深亚微米
工艺发展。为设计系统的小型化、低功耗、高可靠性等提供了集成的手
段。
(6) 设计周期缩短，生产率大大提高，性能明显提高，产品竞争力加强。3.2仿真软件Quartus II简介
Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
功能：
Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑； LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和
Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog 网表文件。
Quartus II作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
3.3 Verilog HDL语言简介
1. Verilog HDL的特点
Verilog HDL和VHDL一样，是目前大规模集成电路设计中最具代表性、使用最广泛的硬件描述语言之一。作为硬件描述语言，Verilog HDL具有如下特点：
(1)能够在不同的抽象层次上，如系统级、行为级、RTL（Register Transfer Level）级、门级和开关级，对设计系统进行精确而简练的描述；
(2)能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的设计错误，缩短设计周期，并保证整个设计过程的正确性；
(3)由于代码描述与具体工艺实现无关，便于设计标准化，提高设计的可重用性。如果有C语言的编程经验，只需很短的时间内就能学会和掌握Verilog HDL，因此，Verilog
HDL可以作为学习HDL设计方法的入门和基础。
2.Verilog HDL的基本结构
Verilog HDL描述是由模块（module）构成的，每个模块对应的是硬件电路中的逻辑实体。因此，每个模块都有自己独立的功能或结构，以及用于与其它模块之间相互通信的端口。例如，一个模块可以代表一个简单的门，一个计数器，一个存储器，甚至是计算机系统等。
例3-1 加法器的verilog描述
/****************************************************/
//MODULE: adder
//FILE NAME: add.v
//VERSION: v1.0
//DATE: May 5th,2003
//AUTHOR: Peter
//CODE TYPE: RTL
//DESCRIPTION: An adder with two inputs(1bit),one output(2bits).
/***************************************************/
module adder (in1, in2, sum);
input in1,in2;
output [1:0] sum;
wire in1,in2;
reg [1:0] sum;
always @ (in1 or in2)
begin
sum=in1+in2;
end
endmodule
一段完整的代码主要由以下几部分组成：
第一部分是代码的注释部分，主要用于简要介绍设计的各种基本信息。从上面的注释中可以了解到一些基本信息，如代码中加法器的主要功能、设计工程师、完成的日期及版本。
例3-1的模块名是adder，有两个输入端口in1，in2和一个输出端口sum。其中输入信号是
一位的，其数据类型声明为连线型(wire)；输出是两位的寄存器类型。这些信息都可以在注释中注明。这一部分内容为可选项，建议在设计中采用，以提高代码的可维护性。
第二部分是模块定义行，这一行以module开头，然后是模块名和端口列表，标志着后面的代码是设计的描述部分。
第三部分是端口类型和数据类型的说明部分，用于端口、数据类型和参数的定义等等。
第四部分是描述的主体部分，对设计的模块进行描述，实现设计要求。模块中“always-begin”和“end”构成一个执行块，它一直监测输入信号，其中任意一个发生变化时，两个输入的值相加，并将结果赋值给输出信号。这些定义和描述可以出现在模块中的任何位置，但是变量、寄存器、线网和参数的使用必须出现在相应的描述说明部分之后。为了使模块描述清晰和具有良好的可读性，建议将所有的说明部分放在设计描述之前。
第五部分是结束行，就是用关键词endmodule表示模块定义的结束。模块中除了结束行以外，所有语句都需要以分号结束。
第四章基于FPGA的PN码的实现
4.1基于FPGA 的m 序列实现
我们以9阶移位寄存器为例，来产生m 序列。其本原多项式为()f x =941x x ++。其电路原理图如图4-1所示：
图4-1 9阶LFSR 产生的m 序列电路原理图
软件仿真波形如图4-2所示：
图 4-2 m 序列软件仿真波形
利用Quartus II 软件编译综合、仿真适配，下载至Cyclone Ⅱ EP2C8Q208C8N 芯片中，采用示波器观察到的m 序列的波形如图4-3所示：
图 4-3 m序列实际硬件测试图
4.2基于FPGA的 Gold序列实现
程序中m序列优选对分别为:1264
=++++，
f x x x x x
()1 12743
=++++。
()1
g x x x x x
程序中rst为同步复位信号，clk为时钟信号，delay为m2序列的延时信号，用于相位调整，延时器取不同值时产生的gold序列不同该发生器最多可以产生
2^12=4096种不同序列，其中一半是平衡的。其电路原理图如图4-4所示：
图4-4 12阶LFSR产生的Gold序列电路原理图
毕业论文FPGA温度测量设计
摘要 温度作为一种最基本的环境参数，与人民的生活有着密切关系。温度的测量和控制在工业、农业、国防、医疗等各个领域中应用普遍。温度测量仪是一种常用的检测仪器。 本文首先介绍了DS18B20的工作原理，利用数字温度传感器DS18B20的数据接口特点，展示了FPGA（Field-Programmable Gate Array，即现场可编程逻辑门阵列）的使用方法以及Verilog HDL （HDL:Hardware Discription Language）语言的编程，完成了基本温度测量功能。给出了硬件电路和软件设计，此设备具有结构简单、转换速度快、精确性高，扩展性好等优点。 关键词：FPGA；DS18B20；测温；Verilog HDL语言
Design of temperature measurement based on FPGA Abstract Tenperture is one of the most basic environmental parameters, and it industry, agriculture, national defense,medical and other fields, temperature measurement and control was widely used.The temperature measuring instrument is a kind of common testing instrument. In this paper,first we introduces the work principle of DS18B20,and the characteristics of data interface of digital temperature sensor DS18B20, demonstrated Language）programming language,accomplished the function of temperature measurement. Given the .The device . Key Words: FPGA;DS18B20;Temperature measurement;Verilog HDL language 目录 中文摘要 (1) 英文摘要 (2) 1绪论 (1) 1.1题目背景意义 (1) 1.2工作内容 (2)
目录 摘要 ............................................................. I 1 前言 (1) 2 交通红绿灯控制电路的发展与技术现状 (2) 2.1 交通控制系统以及交通红绿灯控制电路的发展现状 (2) 2.2 智能交通红绿灯控制电路技术的现状 (3) 3 VHDL、FPGA、Quartus ii简介 (5) 3.1 VHDL简介 (5) 3.1.1 VHDL简介 (5) 3.1.2 VHDL语言的特点 (6) 3.2 FPGA简介 (8) 3.2.1 PLD器件的设计特点 (8) 3.2.2 FPGA的基本结构 (10) 3.2.3 采用FPGA设计逻辑电路的优点 (11) 3.3 Quartus II 的简介 (12) 4 具体方案论证与设计 (13) 4.1 具体方案论证 (13) 4.2系统算法设计 (15) 4.3 具体电路原理图 (16) 4.4 电路仿真图 (16) 5 实验结果 (17) 总结 (18) 参考文献 ......................................... 错误！未定义书签。附录： .. (19)
基于FPGA的十字路口交通信号灯 摘要 本文主要介绍十字路口交通灯控制器的设计。首先，介绍交通控制系统以及交通红绿灯控制电路的发展现状；然后采用硬件描述语言进行的交通灯控制器设计。重点介绍了控制系统各部分的设计，以及各个模块之间的同步处理。为了克服交通信号灯控制系统传统设计方法的弊端,更加适应城镇交通现状,利用VHDL语言、采用层次化混合输入方式,设计了具有3种信号灯和倒计时显示器的交通信号灯控制系统,在 QuartusⅡ下进行仿真,并下载到FPGA中制作成实际的硬件电路进行了模拟运行.使用该方法设计的交通灯控制系统电路简单、运行可靠、易于实现,可实现对交通信号的控制和显示功能。 关键词 FPGA;QUARTUS ii;HDPLD；十字路口交通灯控制器; Based on FPGA intersection traffic lights Abstract This paper describes the design of intersection traffic signal controller.First, the introduction of traffic control systems and traffic light control circuit of the development status; then using language designed for the traffic light controller.Focus on various parts of the control system
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刷基于单片机的家用智能总线式开关设计 刷设施 境中湿度检测电路设计 刷基于单片机的音乐合成器设计 刷设施 境中二氧化碳检测电路设计 刷基于单片机的水温控 系统设计 刷基于单片机的数 温度计的设计 刷基于单片机的火灾 警器 刷基于单片机的红外遥控开关设计 刷基于单片机的电子钟设计 刷基于单片机的红外遥控电子密码锁 刷大棚温湿度自动 控系统 刷基于单片机的电器遥控器的设计 刷单片机的语音 储与 放的研究 刷基于单片机的电 热炉温度控 系统设计 刷红外遥控电源开关 刷基于单片机的 频信 发生器设计 刷基于单片机的呼叫系统的设计 刷基于PIC16F876A单片机的超声波测距仪 刷基于单片机的密码锁设计 刷单片机步 电机转速控 器的设计 刷由A切89C51控 的太 能热水器 刷 盗与恒温系统的设计与 作 刷A切89分52单片机实验系统的开发与 用 刷基于单片机控 的数 气压计的设计与实 刷智能压力传感器系统设计 刷智能定时器 刷基于单片机的智能火灾 警系统 刷基于单片机的电子式转速 程表的设计 刷 交车汉 显示系统 刷单片机数 电压表的设计 刷精密三F转换器与MC分-51单片机的接口技术 刷基于单片机的居室安全 警系统设计 刷基于89C2051 IC卡读/写器的设计 刷PC机与单片机串行通信设计 刷球赛计时计 器设计 刷 系列PCL五层电 控 系统设计 刷自动起闭光控窗帘设计 刷单片机控 交通灯系统设计 刷基于单片机的电子密码锁 刷基于51单片机的多路温度采集控 系统 刷点阵电子显示屏-- 业设计 刷超声波测距仪-- 业设计 刷单片机对玩 小车的智能控 业设计论文 刷基于单片机控 的电机交流调速 业设计论文
fpga毕业设计开题报告 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。以下是fpga毕业设计，欢迎阅读。 1选题目的意义和可行性 在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试，而且由于FPGA的I /O 端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。满足人们得到精确时间以及时间提醒的需求，方便人们生活。 2 研究的基本内容与拟解决的主要问题 2.1研究的基本内容 数字时钟是采用电子电路实现对时间进行数字显示的计时
装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。 数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。 本设计使用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能显示时，分，秒，以及通过按键实现校准时钟主要功能，使用LED液晶屏显示，分别显示时，分，秒。并且能够实现附加功能----闹铃设置功能和整点报时。 2.2 拟要解决的问题 本设计电子钟系统功能简单，用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能。 本课题主要解决以下问题： (1) 学习VerilogDHL语言、运用Quartus II环境进行程序设计。 用VerilogDHL语言能进行综合的电路设计，也可用于电路的仿真；设计的 规模是任意的，语言不对设计规模施加任何限制；内置各种基本的逻辑门。便于改进和扩充，有利于本系统的研制，并使其性能更完备的。
美术与设计学院毕业创作（设计）说明 类别《室内空间设计》 姓名： 学号： 作品名称： 专业/届别： 指导老师： 职称：
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第四章总结 (8) 参考文献 (9) 附录 (10) 致谢 (15) 绪论（前言） 在经济迅猛发展的今天，人们对居住空间的使用功能与审美功能提出了更新、更高的要求，人们可以根据自身喜好充分运用各种内饰与材料来创造个性化的室内空间。 如今消费者更多追求的是环保化、个性化、简洁化的设计风格。并且追求的是一种对当今文化内涵的诠释，一种个性的表现。人们对自己的生活环境需求在不断提高。渴望得到一种简洁大方，崇尚舒适的空间，以此来转换精神的空间。 本课题主要是通过对业主生活需求，从外型上，功能上，颜色布局和材料的选择配上合理设计，让业主业主不仅能感受到时尚现代简约而不简单的设计，又能让业主感受到家的温馨和港湾，让业主能回到家感受到宽敞明亮，忘却工作上的疲惫和都市的喧哗。 第一章室内设计概述 室内设计也称为室内环境设计，室内环境是与人们生活关系最为密切的环节。室内空间是根据空间的使用情况、所处的环境和相应的要求，运用科学的技术手段和设计方案，改造出功能合理、居住舒适、满足人们物质和精神需求的室内空间环境。这一空间环境具有利用价值，更能满足人们的功能要求，也反应了历史、建筑特色等因素。环境设计不仅给我们提供功能适宜空间，更重要的是提高了人们的生活
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网络拓扑结构的安全设计，包括对网络拓扑结构的分析和对网络安全的浅析。然后具体讲述了网络防火墙安全技术的分类及其主要技术特征，防火墙部署原则，并从防火墙部署的位置详细阐述了防火墙的选择标准。同时就信息交换加密技术的分类及RSA算法作了简要的分析，论述了其安全体系的构成。最后分析网络安全技术的研究现状和动向。 关键词：网络安全；防火墙；安全技术 Computer Network Security MinJi-eng Abstract Abstract:The computer network security problem, directly relates to domain the and so on a national politics, military, economy security and the stability. At present the hacker is rampant, in the average every 18seconds worlds has a time of hacker attack to occur. Therefore, enhances to
武汉轻工大学 毕业设计外文参考文献译文本 2013届 原文出处：from Vin Skahill.VHDL for Programmable Logic page 76-88 毕业设计题目：基于FPGA的数字频率计设计 院（系）：电气与电子工程学院 专业名称：电子信息科学与技术 学生姓名： 学生学号： 指导教师：
Introduction of digital frequency meter Digital Frequency is an indispensable instrument of communications equipment, audio and video, and other areas of scientific research and production . In addition to the plastic part of the measured signal, and digital key for a part of the show, all the digital frequency using Verilog HDL designed and implemented achieve in an FPGA chip. The entire system is very lean, flexible and have a modification of the scene. 1 、And other precision measuring frequency Principle Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals. Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issued by the MCU, GATE time width on the frequency measurement accuracy of less impact, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M Signals are not overflow line, in accordance with the theoretical calculation GATE time can be greater than the width Tc 42.94 s, but due to the single-chip microcomputer data processing capacity constraints, the actual width of less time, generally in the range of between 0.1 s choice, that is, high-frequency, shorter gate;, low gate longer. This time gate width Tc based on the size of the measured frequency automatically adjust frequency measurement in order to achieve the automatic conversion range, and expanded the range of frequency measurement; realization of the entire scope of measurement accuracy, reduce the low-frequency measurement error. The design of the main methods of measuring the frequency measurement and control block diagram as shown in Figure 1. Figure 1 Preferences gated signal GA TE issued by the MCU, GA TE time width of less frequency measurement accuracy, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M
毕业论文Array 基于FPGA的四层电梯控制系统设计
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日
本次设计在设计中运用简洁的造型、明快的基调、和谐的陈设搭配,将人与家居环境融合起来,并体现现代家居生活的品质,以舒适作为室内装饰的出发点,舍弃复杂的造型和繁复的装饰,使总体空间大气、优雅而又整洁、宁静。 色彩在室内装饰中是另一个重要的元素,虽然色彩的存在离不开具体的物体,但它却具有比较形态、材质、大小更强的视觉感染力,视觉效果更直接,根据空间使用者的职业和年龄,以及空间的氛围需求选择不同的色彩,以此创造相应的室内空间个性。 在这个设计方案中现代简约风格在设计中得到了淋漓尽致的诠释。这种风格的家居没有花哨的装修,没有让人眼花缭乱的物件,摒弃了一切繁复的装饰。 关键词室内装饰简洁色彩 一、设计定位 本次设计的案例中没有浓烈的色彩,没有烦琐装饰的居室风格。人在其中,能获得一种解放,一种不被环境包围的释然。于是,人和家具便脱离了空间的概念和谐相处,这就是现代简约居室的魅力。 简约的居室一定不是花哨的,给人的感觉不是浓妆艳抹,而是宁静利索。简约的用色定义并不是只用单一种颜色,但是一般来讲,简约空间里的主题颜色不要超过两种,最好是一种,作为点缀的颜色面积一定要小,在整体设计中起到画龙点睛
的作用,但最好不要“喧宾夺主”。 家装提倡天然的装饰材料,没有艳丽的色彩,没有过多的修饰,整体设计横平竖直,还原材料的本体。天然石材如大理石、花岗岩等,天然木材,这些材料来源于自然,拉近了人和材料、人和自然的距离,给人一种亲切感,整体极简现代。 以自然为本、力求简洁是本案的设计定位。 二、设计过程及分析 根据以上原则,方案初步在设计初期的展开过程中,首先对原始图框进行深入的分析,划分所需的功能区域,整体地对平面设计功能做出一个结构功能划分图。 1.客厅 由此确定了整个起居室的大致功能的布置,根据人的视觉及风水学的要求,摆放家具,并留出宽阔的位子方便人的流动。 此次设计的客厅简洁大方,大气中也能透着家庭的温馨,米黄色的背景搭配黑色胡桃木的装饰体现了主人多元化的审美观。以简约为主的装饰。直接体现家庭成员利落的生活态度。仅有的一件装饰品便是墙上的装饰画,它的应用充分反映出主人的喜好和品位,并将客厅的色彩和比例元素纳入其中,整体关系协调,使客厅的气氛得到了升华。规划出一个全家人都喜欢的居家风格,让客厅成为全家人最喜欢的聚会场所,因此客厅的装饰变的尤为重要。
计算机网络技术毕业论文63033751 天津电子信息职业技术学院(软件学院) 毕业论文 题目湖南曙光电子信息学院局域网的组建 姓名郭奕杰 专业班级网络S09-4班 指导教师许晓华 完成时间 2012年6月 天津电子信息职业技术学院(软件学院)制 2012.6 摘要: 随着网络建设的逐步普及，大学高校局域网络的建设是高校向高水平、研究性大学跨进的必然选择，高校校园网网络系统是一个非常庞大而复杂的系统，它不仅为高校的发展、综合信息管理和办公自动化等一系列应用提供基本操作平台，而且，能够使教育、教学、科研三位一体，提高教育教学质量。而校园网网络建设中主要应用了网络技术中的重要分支局域网技术来建设与管理的，因此本毕业设计课题将主要以校园局域网络建设过程可能用到的各种技术及实施方案为设计方向，为校园网的建设提供理论依据和实践指导。高校校园网的网络建设与网络技术发展几乎是同步进行的。高校不仅承担着教书育人的工作，更承担着部分国家级的科研任务，同时考虑未来几年网络平台的发展趋势, 为了充分满足高校骨干网对高速，智能，安全，认证计费等的需求,可以利用万兆以太网的校园网组网技术。构建校园网骨干网，实现各个分校区和本部之间的连接，以及实现端到端的以太网访问，提高了传输的效率，有效地保证了远程多媒体教学、数字图书馆等业务的开展。
关键词: 校园网;网络设备;服务器;网络管理;网络安全 目录 一、引 言 ..................................................................... .. (1) (一) 背景及意 义 ..................................................................... ........ 1 (二) 目前校园网络现 状 (2) (三) 校园网建设的原 则 (2) 二、校园网需求分 析 ..................................................................... . (3) (一) 学校建筑现状分 析 (3) (二) 学校子网需求划 分 (4) (三) 学校VLAN需求划 分 ............................................................ 5 三、校园网络设备配 置 ..................................................................... (8)
盼盼电子设计网本网站承接电子类毕业设计论文一条龙服务！！！ 电子毕业设计：12 1.基于FPGA的PCI总线设计 2.基于FPGA的UART接口设计 3.基于单片机的数字电压表 4.单片机控制的全自动洗衣机毕业设计 电梯控制的设计与实现 6.恒温箱单片机控制 7.单片机脉搏测量仪 8.单片机控制步进电机毕业设计论文 9.函数信号发生器设计论文 变电所一次系统设计 11.报警门铃设计论文 单片机交通灯控制 13.单片机温度控制系统 通信系统中的接入信道部分进行仿真与分析 15.仓库温湿度的监测系统 16.基于单片机的电子密码锁 17.单片机控制交通灯系统设计 18.基于DSP的IIR数字低通滤波器的设计与实现
19.智能抢答器设计 20.基于LabVIEW的PC机与单片机串口通信设计的IIR数字高通滤波器 22.单片机数字钟设计 23.自动起闭光控窗帘毕业设计论文 24.三容液位远程测控系统毕业论文 25.基于Matlab的PWM波形仿真与分析 26.集成功率放大电路的设计 27.波形发生器、频率计和数字电压表设计 28.水位遥测自控系统毕业论文 29.宽带视频放大电路的设计毕业设计 30.简易数字存储示波器设计毕业论文 31.球赛计时计分器毕业设计论文 数字滤波器的设计毕业论文 机与单片机串行通信毕业论文 34.基于CPLD的低频信号发生器设计毕业论文 35. 基于labVIEW虚拟滤波器的设计与实现序列在扩频通信中的应用 37.正弦信号发生器 38.红外报警器设计与实现 39.开关稳压电源设计 40.基于MCS51单片机温度控制毕业设计论文
41.步进电动机竹竿舞健身娱乐器材 42.单片机控制步进电机毕业设计论文 43.单片机汽车倒车测距仪 44.基于单片机的自行车测速系统设计 45.水电站电气一次及发电机保护 46.基于单片机的数字显示温度系统毕业设计论文 47.语音电子门锁设计与实现 48.工厂总降压变电所设计-毕业论文 49.单片机无线抢答器设计 50.基于单片机控制直流电机调速系统毕业设计论文 51.单片机串行通信发射部分毕业设计论文 52.基于VHDL语言PLD设计的出租车计费系统毕业设计论文 53.超声波测距仪毕业设计论文 54.单片机控制的数控电流源毕业设计论文 55.声控报警器毕业设计论文 56.基于单片机的锁相频率合成器毕业设计论文 57.基于Multism/protel的数字抢答器 58.单片机智能火灾报警器毕业设计论 59.无线多路遥控发射接收系统设计毕业论文 60.单片机对玩具小车的智能控制毕业设计论文 61.数字频率计毕业设计论文 62.基于单片机控制的电机交流调速毕业设计论文
中文摘要 随着国民经济的的快速发展和人民生活水平的不断提高，城市生活节奏的加快，在住房状况不断改善的同时，人们对室内装潢的要求也越来越高，各种装潢材料层出不穷令人眼花缭乱，现代人生活越来越追求时尚、舒适、环保和健康，而流行中的简约主义更体现出人们个性化的一面。本文简要的阐述和分析了三室一厅现代室内设计的新宠“简约主义风格”。 现代简约风格，简洁和实用是其基本特点，也是其基本理念。简约风格已经大行其道几年了，仍旧保持较猛的势头，这是因为人们装修时在经济、实用的同时，体现了一定的文化品味。而简约风格不仅注重居室的实用性，而且还体现出了工业化社会生活的精致与个性，符合现代人的生活品位。 关键词：现代时尚，简洁，实用 目录 中文摘要 (1) 引言 (3) 一.课题研究的主要内容 (4) 二. 课题风格的含义 (5) 三. 课题研究的意义和目的 (5) 四. 设计方案实现 (6) 五. 设计原理 (7) 六. 设计过程 (8) 结束语 (9) 致谢 (10) 参考文献 (11) 引言 有人说设计就是纯粹的艺术，张扬个性，我认为这是不全面的。随着国民经济的快速发展和人民生活水平的不断提高，在住房状况不断改善的同时，人们对室内装潢的要求也越来越高，各种装潢材料层出不穷令人眼花缭乱，但是如果采用不适当的装潢材料和家庭用品甚至各种电器，就很可能造成室内环境污染。 所以设计，是解决生活、行为问题。 我其实很反对室内设计做得中看不中用，我觉得不该刻意去搞什么概念，因为那不是真正地在反映我们的生活状态，离生活其实太远太远，仅仅是用来展示的。然而其实设计就像我的导师经常说的那样，就是要解决我们的生活问题，或者是行为问题，这才叫设计。
计算机科学与技术 毕业论文的设计 课题名称：学生宿舍局域网建设 专业： 班级： 姓名： 学号： 起迄日期： 指导教师：
学生宿舍局域网建设 摘要： 当今时代是一个以信息技术（Information Technology, 简称IT ）为代表的知识经济时代，各种先进的科学技术迅猛发展，给人们的生活带来了深远的影响，它极大的改善我们的生活方式。以计算机技术和网络通信技术为代表的信息科技 改变着我们的生活，从手机通信到3G技术，从互联网普及到电子商务的广泛应用，而其中的计算机网络技术的发展更为迅速，从有线网络普及入户，到无线网络遍及生活中的各种场所，人们的生活已经离不开计算机网络，并且随着因特网的普及与发展，给我们的学习与生活带来极大的方便。 随着人们对于信息资源共享以及信息交流的迫切需求，促使网络技术快速发展。在人类信息文明的发展过程中，计算机网络的作用越来越明显。随着计算机网络管理功能的强化，计算机硬件技术和软件技术都与网络技术融合到一起。人们越来越意识到网络的重要性，通过网络，人们拉近了彼此之间的距离。本来分散在各处的计算机被网络紧紧的联系在了一起。计算机局域网作为网络的一个常见类型，发挥了不可忽视的作用。在这个局域网中，我们可以在它们之间共享程序、文档等各种资源。随着网络应用的发展计算机病毒形式及传播途径日趋多样化，安全问题日益复杂化，网络安全建设已不再像单台计算安全防护那样简单。计算机网络安全需要建立多层次的、立体的防护体系，要具备完善的管理系统来设置和维护对安全的防护策略。学生宿舍局域网作为学校中最小的网络个体， 文章将从网络组建、网络设置及网络安全等方面进行分析。 关键词：局域网、Internet 、计算机网络、网络安全
广播电视大学 计算机网络技术专业毕业设计（论文） 《中小企业办公无线网络设计与实现》 专业：计算机网络技术 年级： 姓名： 学号： 指导老师： 二○一○年十月
摘要 无线局域网(WLAN)产业是当前整个数据通信领域发展最快的产业之一。因其具有灵活性、可移动性及较低的投资成本等优势，无线局域网解决方案作为传统有线局域网络的补充和扩展，获得了家庭网络用户、中小型办公室用户、广大企业用户及电信运营商的青睐，得到了快速的应用，也正是凭借可移动性强的特点，使许多人更加依赖无线上网，使用无线网络也正在成为一些中、小型企业办公使用的一种信息交流方式之一，架设一套办公室无线设备并不是像我们想象中那样，还要考虑到很多因素，其中主要有：办公室无线信号的覆盖范围、组建无线网络的安全性、无线设备的兼容性等等问题。本文所要介绍的就是如何采用无线局域网技术来组建企业办公无线局域网，就组建一个中小型无线局域网的过程进行详细的解析,并对如何合理配置路由器以提高小型无线局域网的安全性进行阐述。 关键词：无线局域网、可移动性强、组建、配置、安全
中小企业办公无线网络设计与实现 对于很多中小企业的各种办公室来说，如何快速安全的组建网络，接入Internet，跨入信息化之门，是其迫切需要解决的问题。尽管现在很多企业都选择了有线的方式来组建局域网，但同时也会受到种种限制，例如，布线会影响办公场所的整体设计，而且也不雅观等。通过无线局域网不仅可以解决线路布局，在实现有线网络所有功能的同时，还可以实现无线共享上网，凭借着种种优点和优势，越来越多的中小企业开始把注意力转移到了无线局域网上，而究竟该怎么样来架设这种中小企业办公网络呢?下面就来。如何采用无线局域网技术来组建企业办公无线局域网详细的解析。 一、需求分析 中小企业是各种类型企业中的主力军，而如何实现办公自动化和信息化已成为近几年来中小企业成长的关键因素。多数中小企业的办公室电脑数量在数台或数十台左右，该如何将它们接入网络呢? 下面就以30人左右的中小型公司为例，讲解中小企业对无线办公的应用需求、设备采购及无线办公组网方案。 如果采用传统的交换机或集线器组成的星型有线网络，虽然硬件成本较低，但布设难度较大。要实现网络到桌面，烦杂的网络布线和工位布局让人头痛。而如果能采用新兴的无线组网技术，则只需采用少量的布线，在根据每个办公室的建筑的结构或电脑的位置，布置单个或数个无线路由器或AP，就能实现桌面PC及移动用户的以太网服务，就可保证厂区内、办公楼内或单个办公室内所有用户都能够便捷的使用无线+有线的方式上网冲浪。不仅能够在布设时更自由调整网络结构和随意增加减少工位，还能在一定程度上满足部分中小型企业用户的移动网络办公需求，提高办公的效率。并且，随着无线路由器这类设备的出现，不仅为家庭无线上网打开了方便之门，也同样为中小企业办公无线网络提供了解决之道。通过无线路由器的使用，可兼顾传统的有线星型网与无线网络的优点，其较低的布线费用、较低的网络维护费用是有线网络所不能比拟的，对财力有限和没有很专业的网络维护技术人员的中小型企业都很适合，并且，通过无线路由器的使用，它不仅可让企业、办公室中多台电脑共享上网，提供1个10/100M自适应以太网(WAN)接口，可接ADSL/CableMODEM或以太网交换机/路由器等多种宽带或网络接入方式。内置的4个交换机端口方便您在无线之外，用有线方式直接连接4台或更多的计算机。不需要大规模改造，在原有的有线局域网基础上添
[1] Using FPGA technology towards the design of an adaptive fault tolerant framework Erdogan, Sevki (University of Hawaii); Gersting, Judith L.; Shaneyfelt, Ted; Duke, Eugene L. Source: Conference Proceedings - IEEE International Conference on Systems, Man and Cybernetics, v 4, IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, 2005, p 3823-3827 ISSN: 1062-922X CODEN: PICYE3 Conference: IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, Oct 10-12 2005, Waikoloa, HI, United States Sponsor: IEEE Systems, Man and Cybernetics Society Publisher: Institute of Electrical and Electronics Engineers Inc. Abstract: In this paper we propose architecture for a Reconfigurable, Adaptive, Fault-Tolerant (RAFT) framework for application in real time systems with require multiple levels of redundancy and protection. Typical application environments include distributed processing, fault-tolerant computation, and mission and safety-critical systems. The framework uses Field Programmable Gate Array (FPGA) technologies with on the fly partial programmability achieving reconfiguration of a system component when the existing components fail or to provide extra reliability as required in the specification. The framework proposes the use an array of FPGA devices to implement a system that, after detecting an error caused by a fault, can adaptively reconfigure itself to achieve fault tolerance. The FPGAs that are becoming widely available at a low cost are exploited by defining a system model that allows the system user to define various levels of reliability choices, providing a monitoring layer for the system engineer. ? 2005 IEEE. (21 refs.) [2]METHOD FOR PROTECTING COMPUTER THROUGH REAL-TIME MONITORING BY PROTECTING EXECUTION FILE, AND COMPUTER AND SYSTEM PROTECTED BY THE SAME Patent number: KR20040083409 Publication date: 2004-10-01 Inventor: AHN MU GYEONG Applicant: SAFEI CO LTD Classification: - international: G06F11/30; G06F11/30; (IPC1-7): G06F11/30 - european: Application number: KR20040072633 20040910 Priority number(s): KR20040072633 20040910 View INPADOC patent family View forward citations