2014年第11期
仪表技术与传感器
Instrument
Technique
and
Sensor 2014No.11
基金项目：国家深部探测专项（201011081）；无缆自定位地震勘探系统研
制（SinoProbe －0904）
收稿日期：2013－10－22收修改稿日期：2014－06－27
基于FPGA 的低功耗无缆地震仪校钟系统
李君辉，陈祖斌，
申茂冬，朱亚东洋，庞广华（吉林大学仪器科学与电气工程学院，吉林长春130061）
摘要：为了降低当前无缆地震仪的功耗，并且提高其同步采集的精度，文中采用定时开启GPS ，利用GPS 输出的1PPS 脉冲校准采集站内置32.768MHz 恒温晶振，将校正输出的秒分频信号作为无缆地震仪采集站的同步时标。同时，利用GPS 接收机输出的UTC 信息校正采集站内部时钟，从而达到低功耗校钟的目的。关键词：FPGA ；定时校钟；低功耗；GPS ；1PPS 中图分类号：TP306
文献标识码：A
文章编号：1002－1841（2014）11－0030－04
Time Correcting System of Cable-less Seismograph Based on
FPGA in Low-power Consumption
LI Jun-hui ，CHEN Zu-bin ，SHEN Mao-dong ，ZHU Ya-dong-yang ，PANG Guang-hua
（College of Instrumentation and Electrical Engineering ，Jilin University ，Changchun 130061，China ）
Abstract ：To reduce the power consumption and improve the synchronous acquisition accuracy of the current cable-less seis-mograph．This paper opened GPS regularly ，used the GPS 1PPS output to correct 32.768MHz OCXO in acquisition station．The corrected outputs of the divided second signals served as the synchronization time scale for acquisition stations of cable-less seismo-graph．The universal time coordinated information from GPS receiver was used to correct the internal clock of acquisition station．The system achieved the purpose of correcting the clock in low-power consumption．
Key words ：FPGA ；regular time correcting ；low-power consumption ；global positioning system ；one-pulse-per-second （1PPS ）0
引言
随着社会的不断发展，人类对金属矿产资源的需求与日俱增，磁法勘探、电法勘探、地震勘探、放射性勘探、物探新方法等一系列物探技术应运而生。如今地表和浅层的资源越来越少，难以满足社会发展的需要，据预测未来若干年，国内主要金属矿产资源需求仍将有大幅度增加
［1］
。深部资源探测是解决金
属矿供需的根本途径，地震勘探以其探测深度大、精度高的特点，是进行地球深部探测的有效的技术手段之一。
地震勘探仪器是地震勘探的关键设备，用于完成对野外地震数据的采集和记录
［2］
。法国Sercel 公司生产的地震采集系
统是目前国内外比较认可的，尤其是近年来推出的Unite 与428XL 是目前国际市场上应用较好的主流产品。但是这两款产品都是依靠GPS 工作，在野外GPS 失锁时内部时钟只能维持15 25min．
为了满足国家经济快速发展对资源的需求，以及提升在深部探测方面的核心竞争力，国内加强了对地震勘探技术及仪器的研究。在这种背景下，国内开展了深部探测技术与实验研究专项（SinoProbe ，2008—2012），这也是国内历史上实施的规模最大的地球深部探测计划
［3］
。其中，针对地球深部目标探测需
求，吉林大学自主研制了无缆自定位地震仪及其相应的配套仪器。无缆自定位地震仪采用无通讯链路连接方式，各地震采集站独立工作，以GPS 接收机输出的1PPS 脉冲信号为基准，采
用整秒触发的方法同震源同步工作
［1］
，实现几百道甚至成千上
万道同步采集。目前无缆自定位地震仪已经研制成型并于2012年12月应用在辽宁兴城野外实验中。
如上所述，目前主流的地震仪主要依靠GPS 输出的1PPS 脉冲进行同步采集，当无GPS 信号时才会使用系统内置的时钟模块作为同步时标，
GPS 接收机的长时间运行无疑会造成较大的能耗。为了更好地适应野外长时间工作的需要，尽可能的降低功耗，该系统在原有地震仪的基础上提出了定时校钟的方法，在地震仪工作过程中大部分时间关闭GPS ，将采集站内置时钟作为采集站第一同步时标，在满足采集站同步精度的同时降低了仪器的功耗。1
校钟系统原理
石英晶体因切割工艺水平限制而存在中心频率误差，通常
为2 50ppm （1ppm =10－6
），长时间运行后会产生较大的累积
偏差。石英晶体振荡器走时精度可以通过补偿晶体的中心频率误差和温度漂移来提高，目前常用的两种补偿方法为电容补偿和数字补偿。电容补偿通过调整晶体振荡电路的谐振电容值来调整震荡频率向温度漂移的相反方向变化，数字补偿则是通过增加或者减少分频器中每s 对振荡器周期的计数个数来修正频率漂移带来的偏差。由于晶体测温的不精确和补偿方法精度水平的限制，补偿所能达到的精度仍然很有限。因此该设计在数字补偿的基础上，结合无缆地震仪的使用要求，提出了一种利用GPS 的高精度授时定时校钟的方法。
GPS （Global Positioning System ，全球定位系统）是利用美国的24颗GPS 卫星所发射的信号而建立的覆盖全球的导航、定
第11期李君辉等：基于FPGA 的低功耗无缆地震仪校钟系统
31
位、授时系统，可提供高精度、全天时、全天候的导航、定位和授时服务。用户仅需要一个GPS 接收模块就可以得到与UTC 国际标准时间同步的高精度1PPS 脉冲（pulse per second ），以及通过串口输出的含有与其相对应的绝对时刻。其优异的授时性能，使其在同步系统中得到了广泛应用。
该校钟系统便是结合GPS 的1PPS 脉冲无累计误差和高精度石英晶体振荡器无随机误差的特性，利用GPS 输出的1PPS 脉冲及与其对应的UTC 信息，采用定时的方法校准、同步各采集站内置的时钟模块。具体实施方案为：当到达预设校钟时刻时，开启GPS ，利用GPS 接收机输出的1PPS 脉冲信号，采用直接计数的方法，实现对采集站内置32.768MHz 恒温晶振的频率校正；同时利用1PPS 脉冲进行各采集站的秒分频信号边沿校准；最后，利用AＲM 解析出的GPS 时间信息校正各采集站内部时钟。校正成功后，关闭GPS 。此后以校正后输出的秒分频信号作为无缆地震仪采集站的同步时标，同时采集站内部时钟依靠该秒分频信号实现计时功能，给地震仪内的数据采集电路提供精确时钟，以便每台采集站在同一时刻下工作。2校钟系统设计2．1
系统结构设计
设计采用Cyclone II 系列EP2C8Q208C8FPGA 芯片作为校钟系统的控制和数据处理核心，基于Quartus II 开发平台，设计了如图1所示的校钟系统。由图可知，系统主要由GPS 接收机、AＲM 、串口通信、校钟控制模块、分频模块、时钟模块和定时模块组成。文中将对主要模块进行介绍
。
图1系统结构框图
2．2各分模块介绍2．2．1
GPS 接收机
GPS 接收机主要为校钟系统提供UTC 时刻信息以及与UTC 国际标准时间同步的1PPS 脉冲。校钟开启时，系统将以此为依据进行校频、校沿及校准当前时刻。
设计所采用的GPS 接收机为Crescent 系列HC12A 单频接收机，该GPS 接收模块是一款单频12通道接收机，支持12通道全视野操作，可进行C /A 码与L1全波载波相位测量，通过单站多星测时方法能提供50ns 精度1PPS （Pulse Per Second ）脉冲信号输出。其数据输出格式采用NMEA －0183消息协议和SLX 二进制数据。
2．2．2
AＲM
AＲM 作为系统的主控制模块，主要负责在系统启动时初始化系统（主要为校钟控制、计时、定时模块赋初值），并在系统工作过程中根据串口模块的反馈信息进行开启GPS 、解析并输出UTC 、输出预设定时信息等操作。2．2．3
串口通信
作为AＲM 与FPGA 沟通的“桥梁”，该模块的主要功能是实现FPGA 与AＲM 的信息交互，即将FPGA 的相关模块的状态信息反馈给AＲM ，或根据AＲM 的初始化、校时、更改定时时间等指令对FPGA 相应模块进行设置。2．2．4
时钟模块
时钟模块由校钟控制、分频、计时等模块组成。该模块具有年、月、日、时、分、秒计时功能，作为采集站的内部时钟，为定时模块提供精确的当前时刻信息。此外，该模块可根据定时模块的相关命令，利用GPS 进行校频、校沿以及校准当前时刻。2．2．5
定时模块
定时模块的主要目的是监控当前时刻，将其与系统预设的校钟时刻、采集开始时刻与停止时刻进行比较，并根据判断值，输出校钟控制信号或采集控制信号。3校钟系统关键技术3．1
校钟
如上所述，该模块主要依据GPS 接收机输出的高精度的1PPS 脉冲信号以及经AＲM 解析的精确到秒的UTC 信息进行校准时钟模块的当前时刻与秒分频信号的周期及上升沿，为各采集站输出精确的同步信号及当前时刻。该设计所采用的校钟方法分为校频、校沿与校正时刻3个步骤，文中将分别对3个步骤加以介绍。3．1．1
校频
如图2所示：通过对2个1PPS 脉冲之间的clk 脉冲计数来校准恒温晶振的频率，当计数完成后，使其输出高精度的秒分频信号。在计数过程中，如果计数值超过3N /2，则表示GPS 失锁，计量的不是两个相邻1PPS 脉冲之间的clk 脉冲个数，FP-GA 将对计数器清零，重新计数，直到测得两个相邻1PPS 脉冲之间的clk 脉冲，停止计数，并将计数值T1传递给分频模块。3．1．2
校沿
校频操作完成后，分频模块输出高精度的秒分频信号。由
于多个采集站输出的秒分频信号的上升沿产生时刻各不相同，因此，有必要对秒分频脉冲进行校沿。该系统所采用的方法如图3所示，当1PPS 上升沿来临时，对计数器counter1清零，重新计数，由于事先已进行校频，因此，下一个1PPS 上升沿到来时，分频计数器刚好计算完一个周期并输出上升沿，从而实现各采集站秒分频信号的上升沿同步。3．1．3
校准当前时刻
由于累积误差的存在，系统经过一段时间的运行后，各采集站内部时钟的当前时刻值可能会有差异，因此，校沿操作完成后，有必要对系统时钟的当前时刻进行校正。其过程如下：在校频过程中，串口通讯模块向AＲM 请求并接收AＲM 解析出
32Instrument Technique and Sensor Nov.
2014
图2
校钟控制流程图
图3
校沿与秒分频信号输出流程图
的当前时刻信息，然后在下一个秒分频信号上升沿到来前，将时刻信息传递给系统时钟模块。3．2
定时
为了降低无缆地震仪的功耗，延长系统的工作时间，地震仪采用定时校钟设计，使GPS 长时间的处于关闭状态，只有在特定时刻开启一段时间。因此需要在系统中加入一个定时模
块，将当前时刻与系统预设的希望需要校时的时刻进行比较，当前时刻到达预设时刻时，通知相关模块，进行校钟。AＲM 可以存储多个校钟时刻，当一次校正完成后，定时模块通过串口接收下次校钟时刻信息，从而达到多次校钟的目的。详细过程请参考图4。
此外，此模块通过比较当前时间与系统预设采集时间，判断采集系统是否采集。同样，可以在AＲM 模块中预设多组采集的开始时刻与停止时刻，当采集完成一次后，定时模块可以通过串口模块接收下组时间窗信息，达到分段采集的目的。详细流程如图4所示
。
图4定时模块设计流程图
4误差分析与仿真测试4．1
误差分析
秒分频信号的误差主要来源于校准时所产生的绝对时间
偏差和走时所产生的累积偏差，分别记为ΔT 1和ΔT 2。
绝对时间偏差包括GPS 秒脉冲自身误差以及分频得到的秒分频信号边沿误差。由于GPS 卫星信号既不会老化，也不会漂移，因此，GPS 接收机的1PPS 脉冲同步误差恒为?50ns．同样由于设计的原因（详情见图4），秒分频信号边沿误差最大为一个时钟脉冲周期?30ns．综上所述，绝对时间偏差为：
ΔT 1=?（50+30）ns
（1）
同理，
GPS 1PPS 脉冲与恒温晶振时钟之间的相位差是随机的，2个IPPS 脉冲之间的计数值会有一个?1的误差，因此，1s 内恒温晶振所产生的积累偏差为：1/32.768MHz （?30ns ）。
即时钟校正后运行时间为n min ，则其走时累积偏差为：
ΔT 2=?30?60n =?1800n （ns ）
（2）
综上所述，可得采集站内部时钟同步误差为：
ΔT =ΔT 1+ΔT 2=?（80+1800n ）ns （3）因此，若采集前5min 完成一次校钟操作，则同步误差为：
ΔT =ΔT 1+ΔT 2=?（80+1800?5）=9080ns
（4）
第11期李君辉等：基于FPGA 的低功耗无缆地震仪校钟系统33
同理，若采集前1s 完成一次校钟操作，则同步误差为：
ΔT =ΔT 1+ΔT 2=?（80+1800/60）=110ns
（5）
无缆地震仪采集站所要求时钟同步精度为0.01ms．通过计算可以看出，只要采集前5min 内如果能成功完成一次校钟操作，即能满足采集站所要求的时钟同步精度，如果，采集前一秒能完成一次校钟操作，则采集站内部时钟同步误差仅为0.11μs ，比系统要求的误差提高了2个数量级。4．2
仿真测试
系统仿真基于Quartus Ⅱ开发平台，采用VHDL 硬件描述语言编写校正程序，并进行时序仿真，仿真结果如下。
图5为系统校钟部分仿真图，从图中可以看出，刚开始时，分频得到的秒分频信号脉冲s_sig 周期小于1s ，上升沿也与1PPS 脉冲边沿存在偏差，而且当前时刻pr_time 也与UTC 时间不同。当pr_time 等于系统预设的校钟时刻adjust_time 时，校钟控制信号adjust 变为高电平，系统开始完成较频、校沿以及校正当前时刻等操作，同时修改下次校正时刻。很明显，通过校钟操作，秒分频信号s_sig 的周期变为1s ，上升沿基本上与1PPS 脉冲上升沿吻合，当前时刻也与UTC 时刻一致
。
图5
系统校正仿真波形图
图6为分段采集仿真波形图，
仿真图中预先设置时间窗，图中pr_time 到达预设的start_sample 时，采集信号sample 输出高电平，系统开始采集。维持到预设的stop_sample 时，采集信号sample 又变回低电平，采集结束。同时，系统更改采集的开始时刻与结束时刻，设置下次采集的时间窗。5
结束语
根据野外地质勘探的实际需求，设计了基于FPGA 的
定
图6
分段采集仿真波形图
时校钟系统。首次提出了低功耗无缆地震仪定时校钟设计，即通过定时开启GPS ，降低了系统的功耗，延长了系统在野外稳定工作的时间。通过在线修改校钟时刻，实现多次校钟，提高了系统的稳定性；同时提出了无缆地震仪在线可更改采集开始时刻与结束时刻的方法，实现了分段采集的功能，可以一次布置，多次采集，提高了野外工作的效率。最后，通过时序仿真和分析验证，表明该设计完全能够满足无缆地震采集系统对于较高的同步精度的要求，使无缆自定位地震仪在野外复杂环境中更具优势。参考文献：
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2006，30（13）：55－58．作者简介：李君辉（1989—），
硕士研究生，主要研究方向为地震探测技术及仪器。E-
mail ：bhdxljh@126．com （上接第29页）
低，可进行功能扩展等优点。通过合理选用STM32F103C8T6和MODBUS 通讯协议组成方案，提高了测量精度，抗干扰性能得到了较大的改善，完成一次测量的时间也缩短，并能及时向上位机主控制器提供测距服务。参考文献：
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2006，29（19）：97－98，101．［4］司春宁，LU W K．提高超声波测距系统精度的研究．仪表技术，
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［5］秦伟，颜文俊．基于CX20106A 的超声波倒车雷达设计．压电与声
光，
2011，33（1）：162－163．作者简介：贺洪江（1964—），
教授，硕士，主要研究方向为计算机检测与控制、传感器技术和嵌入式系统应用。E-mail ：hh6410@126．com
程琳（1985—），硕士研究生，主要研究方向为计算机检测与控制。
E-mail ：chenglin9419@yeah．net
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
桂林电子科技大学职业技术学院 课题：FPGA实训 专业：电子信息工程技术 学号： 姓名：
目录 关键词： (1) 引言： (1) 设计要求： (1) EDA技术介绍: (1) Verilog HDL简介： (1) 方案实现： (2) 工作原理： (2) 总结： (3) 结语： (3) 程序设计： (4)
数字钟 关键词：EDA、Verilog HDL、数字钟 引言： 硬件描述语言HDL（Hardware Des-cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计发放在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现在它们都已经成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且非常容易学习掌握。 此次以Verilog HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。 设计要求： 数字钟模块、动态显示模块、调时模块、到点报时模块等；必须有键防抖动功能。可自行设计8位共阴数码管显示；亦可用FPGA实验平台EDK-3SAISE上的4位数管，但必须有秒指导灯。 EDA技术介绍： 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 Verilog HDL简介： 硬件描述语言Verilog是Philip R.Moorby于1983年在英格兰阿克顿市的Gateway Design Automation硬件描述语言公司设计出来的，用于从开关级到算法级的多个抽象设
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日
目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)
南昌大学实验报告 学生姓名：邓儒超学号：6100210045 专业班级：卓越通信101 实验类型：□验证□综合□√设计□创新实验日期：2012.10.28 实验成绩： 实验三数字钟设计 一、实验目的 （1）掌握数字钟的设计 二、实验内容与要求 （1）设计一个数字钟，要求具有调时功能和24/12进制转换功能 （2）进行波形仿真，并分析仿真波形图； （3）下载测试是否正确； 三、设计思路/原理图 本次数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块，其中，时计数器模块又包括24进制计数模块、12进制计数模块、24/12进制转换模块。设计框图如下： 由图可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟1KHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 原理图如下：
四、实验程序（程序来源：参考实验室里的和百度文库的稍加改动，还有自己写的） 1、分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(CLK:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END fenpin; ARCHITECTURE behav OF fenpin IS SIGNAL X,CNT:STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN X<="001111101000";--1000分频 IF CLK'EVENT AND CLK = '1' THEN CNT<=CNT+1; IF CNT=X-1 THEN CLK1<='1';CNT<="000000000000"; ELSE CLK1<='0'; END IF; END IF; END PROCESS; END behav; 2、60进制计数器（秒、分计数器）模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count60 IS PORT(EN,RST,CLK1: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END count60;
多功能数字钟 开课学期：2014—2015 学年第二学期课程名称：FPGA课程设计 学院：信息科学与工程学院 专业：集成电路设计与集成系统班级： 学号： 姓名： 任课教师： 2015 年7 月21 日
说明 一、论文书写要求与说明 1.严格按照模板进行书写。自己可以自行修改标题的题目 2.关于字体： a)题目：三号黑体加粗。 b)正文：小四号宋体，行距为1.25倍。 3.严禁抄袭和雷同，一经发现，成绩即判定为不及格！！！ 二、设计提交说明 1.设计需要提交“电子稿”和“打印稿”； 2.“打印稿”包括封面、说明（即本页内容）、设计内容三部分；订书机左边装订。 3.“电子稿”上交：文件名为“FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。 4.“打印稿”由班长收齐后交到：12教305办公室； 5.上交截止日期：2015年7月31日17:00之前。
第一章绪论 (3) 关键词：FPGA，数字钟 (3) 第二章FPGA的相关介绍 (4) 2.1 FPGA概述 (4) 2.2 FPGA特点 (4) 2.3 FPGA设计注意 (5) 第三章Quartus II与Verilog HDL相关介绍 (7) 3.1 Quartus II (7) 3.2 Verilog HDL (7) 第四章设计方案 (8) 4.1数字钟的工作原理 (8) 4.2 按键消抖 (8) 4.3时钟复位 (8) 4.4时钟校时 (8) 4.5数码管显示模块。 (8) 第五章方案实现与验证 (9) 5.1产生秒脉冲 (9) 5.2秒个位进位 (9) 5.3按键消抖 (9) 5.4复位按键设置 (10) 5.5 数码管显示。 (10) 5.6 RTL结构总图 (11) 第六章实验总结 (14) 第七章Verilog HDL源代码附录 (15)
基于FPGA的多功能数字钟的设计 摘要数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。关键词数字钟、分频器、译码器、计数器、校时电路、报时电路。 Design of Abstract Keywords
目录 0.引言 (4) 1.设计要求说明 (4) 1.1设计要求 (4) 1.2完成情况说明 (4) 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 (4) 2.1计时电路 (5) 2.2异步清零电路 (5) 2.3校时、校分功能电路 (5) 2.4报时电路 (6) 2.5分频电路 (7) 2.6闹钟及音乐闹铃电路 (9) 2.7秒表计时电路 (15) 2.8译码显示电路 (15) 2.9逻辑总图 (16) 3.设计感想 (17) 参考文献 (17)
0．引言 数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 1.设计要求说明 1.1设计要求 1）设计一个具有校时、校分、清零，保持和整点报时功能的数字钟。 2）多数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图方法实现，也可采用文本输入法实 现。 3）数字钟的具体设计要求具有如下功能： ①数字钟的最大计时显示23小时59分59秒； ②在数字钟正常工作时可以进行快速校时和校分，即拨动开关K1可对小 时进行校正，拨动开关K2可对分钟进行校正； ③在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K3 可以使时、分、秒回零； ④整点报时是要求数字钟在每小时整点来到前进行鸣叫，鸣叫频率是在 59分53秒、55秒、57秒时为500Hz，59分59秒时为1KHz； ⑤哟啊去所有开关具有去抖动功能。 4）对设计电路进行功能仿真。 5）将仿真通过的逻辑电路下载到EDA实验系统，对其进行验证。 1.2完成情况说明： 对于实验要求的基本功能我们设计的电路都能准确实现。另外，我们还附加了显示星期、秒表、闹钟时间来时播放音乐等功能。 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1所示：
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 学号：20133638 姓名：王一丁 指导教师：李世平 设计时间：2016年1月
摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟
目录 摘要 1 课程设计目的 2 课程设计内容及要求 2.1 设计任务 2.2 设计要求 3 VHDL程序设计 3.1方案论证 3.2 系统结构框图 3.3设计思路与方法 3.3.1 状态控制模块 3.3.2 时分秒模块 3.3.3 年月日模块 3.3.4 显示模块 3.3.5脉冲产生模块 3.3.6 扬声器与闹钟模块 3.4 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献
1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。 2 课程设计内容及要求 2.1 设计任务 (1)6个数字显示器显示时分秒，setpin按键产生一个脉冲，显示切换为年月日。 (2)第二个脉冲可预置年份，第三个脉冲可以预置月份，依次第四、 五、六、七个脉冲到来时分别可以预置时期、时、分、秒，第八个脉冲到来后预置结束正常从左显示时分秒。 (3)up为高时，upclk有脉冲到达时，预置位加一，否则减一。 2.2 设计要求 (1)在基本功能的基础上，闹钟在整点进行报时，产生一定时长的高电平。 (2)实现闹钟功能,可对闹钟时间进行预置，当达到预置时间时进行报时。
xxxx大学 电子设计自动化技术与应用 设计报告 设计题目：基于FPGA的数字时钟 学院：通信学院 姓名： 学号：
目录 一、设计任务 (3) 二、总体设计方案 (3) 1、设计思想 (3) 2、总体设计框图 (3) 三、单元电路设计 (4) 1、秒计数器模块设计与实现 (4) 2、分计数器模块设计与实现 (5) 3、时计数器模块设计与实现 (6) 4、2选1选择器模块设计与实现 (7) 5、译码器模块的设计与实现 (8) 6、3-8线译码器模块设计与实现 (9) 7、分频器的设计与实现 (9) 8、顶层原理设计图 (10) 四、硬件测试与结果分析 (11) 1、硬件测试： (11) 2、测试过程及结果分析 (12) 五、收获与体会 (12)
一、设计任务 1、能进行正常的时、分、秒计时功能，由LED数码管显示时间，最大计时 为23：59：59。 2、小时显示采用24进制，分显示和秒显示都采用60进制。 3、具有调时和调分功能。 二、总体设计方案 1、设计思想 本设计是基于Altera公司的Cyclone III 系列的EP3C16Q240C8芯片设计的，采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、2选1选择器、译码器、分频器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2、总体设计框图 完整的数字时钟设计硬件框图如图所示。
三、单元电路设计 1、秒计数器模块设计与实现 1.1秒计数器流程图如下： 1.2秒计数器生成模块如图1所示: 图1 其中，clk 是时钟信号，daout 是60计数输出，enmin 是向分进位的高电平。 1.3 波形仿真图
专业：电子信息工程班级：电信1305班日期：2015.5.5 第3次实验 姓名：康健组别： 6 指导教师：成绩： 实验课题：EDA多功能数字钟 1、已知条件 Quartus II软件、FPGA实验开发装置。 2、主要技术指标 以数字形式显示时、分、秒的时间；小时计数器为同步24进制；要求手动校时、校分。 3、实验用仪器 PC、FPGA开发板、示波器、稳压电源等 4、电路工作原理 所谓的时钟，其实本质上就是计数器。以开发板上的晶振时钟作为时间基准。 然后通过分频模块（计数器）进行分频，得到1Hz的脉冲信号作为秒的信号脉冲，然后用模60的计数器构成秒的计数单元。每记60下就自动清零且产生进位信号。将这个进位信号作为分的计数器的使能信号，其中，分计数器也是模为60的计数器。这里的计数器都是由模10和模6 组成的BCD码的计数器。个位和十位分别是一个四位的数字。同理，每记满60，分计数器就会产生一个进位信号，这个进位信号作为小时的使能信号。小时的计数器就是模24的BCD计数器。注意，这里的整个电路都是用1HZ的频率作为时间脉冲的，也就是说，这个电路是同步时序的电路。通过使能，来控制各个部分的时序逻辑。将小时和分的使能信号在总是为有效电平和下一级进位信号做选择，就是时钟调时状态和正常计时状态的切换。当在调时状态的时候，时钟每完成一个周期，无论是分钟还是小时，就向前加1,。最后，将分钟和小时通过译码器连接到数码管。将秒直接连接到LED灯，完成整个工程的基本功能（扩展功能见选作的实验报告）。 5、电路设计与调试 1、模10计数器的设计
2、模6计数器的设计 3、模60计数器设计（分、秒计数） 4、模24计数器设计（小时计数）
基于FPGA开发板的数字钟设计初探 摘要：本文介绍了基于FPGA开发板的数字钟设计的基本构想，所提供的功能，基本的模块和控制逻 辑。 关键词: 模块，数字钟 1引言 VHDL结合FPGA可以方便地，可重复利用地实现各种设计，本文主要从原理上规划出设计一个数字钟需要的模块和功能逻辑，以便后期使用VHDL和FPGA实现。 2 设计原理 本文打算实现的数字钟向用户提供的功能包括：秒、分、时、日、月显示，闹钟设定，时间校准。鉴于所提供的功能，电路应当包括以下五大模块：控制模块，分频模块，闹钟模块，计时模块和显示模块。控制模块包括了输入部分，用户通过外部按钮选择数字钟工作模式和输入基准时间，闹钟时刻；分频模块主要是给需要的模块提供特定频率的时钟信号；闹钟模块的主要作用是接收并存储用户输入的闹钟时刻，比较当前时刻是否是用户所设定的闹钟时刻，进而决定是否启动闹钟提醒装置（蜂鸣器）；计时模块包括了秒、分、时、日，月计数模块，并提供给显示模块显示输出；显示模块包括数码管及驱动部分，蜂鸣器。 3 电路设计 控制模块主要是一个译码电路，控制系统所处的模式：正常计时显示，时间校准，设定闹钟。 计时模块通过六十进制、二十四进制、三十或三十一进制和十二进制的计数器实现计时。计时模式下利用分频器提供的基准时钟信号实现计时；时间校准模式下，用户输入按钮的脉冲作时钟信号。 分频模块是一个分频器，将系统提供的时钟分频到需要的频率。 闹钟模块在计时模式下利用比较电路检测当前时间，如果是闹钟时刻，则启动蜂鸣器；闹钟模式下，用户通过输入按钮脉冲设定闹钟，闹钟模块记录并存储。 显示模块在计时模式和时间校准模式下由计时模块控制显示，设定闹钟时由闹钟模块控制显示，方便用户设定闹钟，蜂鸣器由闹钟模块控制。
基于FPGA 的数字时钟的设计 课 题： 基于FPGA 的数字时钟的设计 学 院： 电气信息工程学院 专 业 ： 测量控制与仪器 班 级 ： 08测控（2）班 姓 名 ： 潘 志 东 学 号 ： 08314239 合作者姓名： 颜志林 2010 年 12 月 12 日
综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。
1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析
一、实验要求 1、用vhdl编程，实现10进制计数器 2、用vhdl编程，实现60进制计数器 3、用vhdl编程，实现数字时钟，时、分、秒、毫秒分别显示在数码管上。 4、实现可调数字时钟的程序设计，用按键实现时、分、秒、毫秒的调整。 二、实验原理 用VHDL，行为级描述语言实现实验要求。思路如下： 1、分频部分：由50MHZ分频实现1ms的技术，需要对50MHZ采取500000分 频。 2、计数部分：采用低级影响高级的想法，类似进位加1的思路。对8个寄存器进 行计数，同步数码管输出。 3、数码管输出部分：用一个拨码开关控制显示，当sw0=0时，四位数码管显示 秒、毫秒的计数。当sw0=1时，四位数码管显示时、分得计数。 4、调整部分：分别用四个按键控制时、分、秒、毫秒的数值。先由一个开关控制 计数暂停，然后，当按键按下一次，对应的数码管相对之前的数值加1,，通过按键实现时间控制，最后开关控制恢复计数，完成时间调整。 5、整个实现过程由一个文件实现。 三、实验过程 各个引脚说明： Clk:50MHZ SW:数码管切换，SW=’0’时，数码管显示为秒，毫秒。SW=’1’时，数码管显示为时，分。 SW1:暂停与启动。SW1=’0’时，时钟启动，SW=’1’时，时钟暂停。 SW2:时钟调整接通按钮，当SW2=’0’时，不进行调整，当SW=’1’时，通过按键调整时间。 KEY0：毫秒调整，按一次实现+1功能 KEY1：秒调整，按一次实现+1功能
KEY2：分调整，按一次实现+1功能 KEY3：时调整，按一次实现+1功能 Q0;第一个数码管 Q1; 第二个数码管 Q2: 第三个数码管 Q3: 第四个数码管 1、源代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity paobiao is port(clk,sw,key0,key1,key2,key3,sw1,sw2:in std_logic; q0:out std_logic_vector(6 downto 0); q1:out std_logic_vector(6 downto 0); q2:out std_logic_vector(6 downto 0); q3:out std_logic_vector(6 downto 0)); end paobiao; architecture behave of paobiao is signal cntt1 :integer range 0 to 10; signal cntt2 :integer range 0 to 10; signal cntt3 :integer range 0 to 10; signal cntt4 :integer range 0 to 6; signal cntt5 :integer range 0 to 10; signal cntt6 :integer range 0 to 10; signal cntt7 :integer range 0 to 10; signal cntt8 :integer range 0 to 6;
F P G A课程设计报告 （实现多功能数字钟）
一、标题:设计多功能数字钟控制电路 二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计 一个多功能的数字钟，包括有时、分、秒的计 时，以及校时（对小时、分钟和秒能手动调整 以校准时间）、正点报时（每逢整点，产生“嘀 嘀嘀嘀-嘟”，4短一长的报时音）等附加功能。 三、关键词：24进制、60进制、正点报时、校时、数字钟 四、总体方案：多功能数字钟控制电路框图是由三部分组成 的，即秒分时控制电路、整点报时控制电路、 时段控制电路。用Verilog HDL硬件描述语 言完成编译和仿真。 五、原理框图如下： ↓ ↓ ↓ 六、Verilog HDL硬件描述语言编写的功能模块: /*秒计数器m60*/
module m60(M,CP60M,CPM,RD); output [7:0]M; output CP60M; input CPM; input RD; reg [7:0]M; wire CP60M; always@(negedge RD or posedge CPM) begin if(!RD) begin M[7:0]<=0; end else begin if((M[7:4]==5)&&(M[3:0]==9)) begin M[7:0]<=0; end else begin if(M[3:0]==9) begin M[3:0]<=0; if(M[7:4]==5) begin M[7:4]<=0;end else M[7:4]<=M[7:4]+1; end else M[3:0]<=M[3:0]+1; end end
基于FPGA的Verilog-HDL数字钟设计--
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基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接
8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； 设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。 三、实验设计 功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能 1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示； 时钟利用4位数码管显示时分； 2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音； 3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整； 4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。 秒表利用4位数码管计数； 方案说明：本次设计由时钟模块和译码模块组成。时钟模块中50MHz的系统时钟clk分频产