第三单元 习题
1. 比较APCVD 、LPCVD 和PECVD 三种方法的主要异同和主要优缺点？ 答：
从三种方法的工艺原理上看，APCVD 、LPCVD 是热激活并维持化学反应发生，而PECVD 是采用电能将反应气体等离子化从而热激活并维持化学反应发生的。
APCVD 工艺温度一般控制在气相质量输运限制区，采用冷壁式反应器，在薄膜淀积过程中应精确控制反应剂成分、计量和气相质量输运过程。主要缺点是有气相反应形成的颗粒物。
LPCVD 工艺温度一般控制在表面反应限制区，对反应剂浓度的均匀性要求不是非常严格，对温度要求严格。因此多采用热壁式反应器，衬底垂直放置，装载量大，更适合大批量生产，气体用量少，功耗低，降低了生产成本。颗粒污染现象也好于APCVD 。
PECVD 工艺是典型的表面反应速率控制淀积方法，需要精确控制衬底温度。最大特点是工艺温度较低，所淀积薄膜的台阶覆盖性、附着性也好于APCVD 和PECVD 。但薄膜一般含有氢等气体副产物，质地较疏松，密度低。
2. 有一特定LPCVD 工艺，在700℃下受表面反应速率限制，激活能为2eV ，在此温度下淀积速率为100nm/min 。试问800℃时的淀积速率是多少?如果实测800℃的淀积速率值远低于所预期的计算值，可以得出什么结论？可以用什么方法证明？
已知，薄膜淀积速率由表面反应控制时，有：N
Y C k N C k G T s s s ==
，kT E s e k k /0a -=, 1/k=5040K/eV 由此可得：)11(/211221
kT kT E kT E a a a e e
e G G --==，E a ＝2eV , 1/kT 1=5.18 eV -1, 1/kT 2=4.70 eV -1 得800℃时的淀积速率是: 262100)70.418.5(22=?=-e G （nm/min ）
如果实测值远低于所预期的计算值，表明该工艺在此温度范围不是受表面反应速率限制，而是气相质量输运速率限制，或在700~800℃范围内出现淀积速率由表面反应速率限制向气相质量输运速率限制的转变。而在气相质量输运速率限制温区，温度升高淀积速率只有小幅增加。可通过实测淀积速率反推温度，在所得温度之上进行LPCVD 淀积，再测淀积速率，如果和800℃时的淀积速率接近，就表明上述分析是正确的。
3. 薄膜在KOH 水溶液中的腐蚀速率非常慢，因此常作为硅片定域KOH 各向异性腐蚀的掩蔽膜，而PECVD 氮化硅薄膜在KOH 水溶液中的腐蚀速率快。怎样才能用已淀积的PECVD 氮化硅薄膜作为KOH 各向异性腐蚀的掩蔽膜？
答：
PECVD 氮化硅薄膜含H 、质地疏松，抗KOH 水溶液中的腐蚀性能差。可通过高温退火，使H 逸出，薄膜致密化，从而提高抗腐蚀性，就能作为KOH 各向异性腐蚀的掩蔽膜。退火温度约800℃，20min ，即LPCVD 氮化硅工艺温度。如效果不理想，可升温延长时间。
4. 标准的卧式LPCVD 的反应器是热壁式的炉管，衬底硅片被竖立装在炉管的石英舟上，反应气体从炉管前端进入后端抽出，从炉管前端到后端各硅片淀积薄膜的生长速率会降低，那么每个硅片边缘到中心淀积薄膜的生长速率将怎样?如何改善硅片之间和硅片
内薄膜厚度的均匀性?
答：
每个硅片边缘到中心淀积薄膜的生长速率也会出现递减，这也是气缺效应造成。
可通过沿气流方向提高工艺温度来消除沿着气流方向硅片间薄膜的生长速率的递减，即气缺效应，即控制加热器沿着气流方向温度逐步提高。提高炉管进气速度也能缓解气缺效应带来的问题。另外，将工艺温度控制在表面反应限制区，因薄膜的淀积速率对反应气体浓度的均匀性要求不高，也会对减低气缺效应绛低有利。
5.等离子体是如何产生的？PECVD是如何利用等离子体的？
答：
对低压气体施加电场时，出现辉光放电现象，气体被击穿，有一定的导电性，这种具有一定导电能力的气态混合物是由正离子、电子、光子以及原子、原子团、分子和它们的激发态所组成的，被称为等离子体。
PECVD是采用等离子体技术把电能耦合到反应气体中，激活并维持化学反应进行，从而淀积薄膜的一种工艺方法。利用等离子体技术能提高化学反应速度，进而降低化学反应对温度的敏感，使之在较低温度下进行薄膜淀积。
6.SiO2作为保护膜时为什么需要采用低温工艺?目前低温SiO2工艺有哪些方法?它们降低
制备温度的原理是什么？
答：
保护膜是芯片制造的最后一个工艺步骤，这时芯片上的元、器件已制作好，如再采用高、中温工艺制作SiO2保护膜，芯片上的金属化系统或器件结构都会受损，如金属被氧化、杂质再分布带来元器件结构的改变，甚至芯片报废。所以，只能采用低温工艺。目前，采用最多是PECVD-SiO2低温工艺反应气体为O2、N2O和SiH4或TEOS，应用等离子体技术将电能耦合到反应气体中，使反应气体形成等离子体，降低了反应淀积SiO2温度。
7.比较同等掺杂浓度多晶硅和单晶硅电阻率的大小？解释不同的原因。
答：
相同掺杂杂质即使浓度相同多晶硅的电阻率比单晶硅的电阻率高。这是因为多晶硅石油晶粒和晶界组成，在晶粒内部的掺杂原子和在单晶硅中一样是占据替位，有电活性；而晶界上的硅原子是无序状态，掺杂原子多数是无电活性的，且晶粒/晶界之间的杂质分凝导致晶界上杂质浓度高于晶粒内部，因此，在相同掺杂浓度下，多晶硅中有电活性的杂质浓度低于单晶硅，导电能力也就低于单晶硅。另外，晶界上大量的缺陷和悬挂键是载流子陷阱，晶粒中的载流子若陷入晶界之中，对电导就不再起作用。同时晶界上的电荷积累还会造成晶粒边界周围形成载流子耗尽的区域，使其能带发生畸变，产生势垒，降低了多晶硅中载流子的有效迁移率，这也引起导电能力下降，电阻率升高。
8.制备中等浓度n型多晶硅通常采用什么工艺方法？
答：
通常采取两步工艺：先LPCVD本征多晶硅薄膜，然后再进行离子注入，最后用快速退火方法激活杂质。
9.PEVCD法为何能在较低温度淀积氮化硅薄膜。
答：
采用等离子体技术，反应气体如SiH4/NH3被等离子化后在较低温度反应、淀积，生长成Si3N4薄膜。
10.磁控溅射主要有哪几种？特点是什么？
答：
磁控溅射按电场划分有直流、中频和射频磁控溅射；按可安装靶的数量划分有单靶和多靶；按靶与磁场几何结构划分又有同轴型、平面型和S 枪型等多种。
直流只能溅射导电金属薄膜；中频、射频除可用于溅射导电金属薄膜还可用于溅射半导体、绝缘体薄膜。单靶只能一次溅射一层薄膜，多靶能一次溅射多层薄膜及复杂结构的薄膜。
11. 一个抽速为2000 L/min 的工艺泵，不受进口处的压力影响，泵由10m 长、直径为5cm
的管道与真空室连接。如果预期的真空室压力为1.0Torr ，用标准的升每分钟单位来计算最大的流出腔体的气体流量(提示：Q=P?S)
已知：S p =2000 L/min ，P 2=1.0Torr=1/760atm
每分钟最大气体流量为：Q=P?S =1/760×2000=2.63（slm ）
12. 如果一个工艺过程依靠对硅片的离子轰击，你会将硅片置于连接腔壁的电极上还是与
腔壁隔离的电极上?
答：
应将硅片置于与腔壁隔离的电极上，这样可以避免离子轰击腔壁，造成材料被溅射出来污染反应室，离子对腔壁的轰击也会使反应室受损。
13. 一台蒸镀机有一个表面积为5cm 2的坩埚，蒸发行星盘半径为30cm 。试求金的淀积速
率为0.1nm/s 时，所需的坩埚温度。金的密度和原子量分别为18890kg ／m 3和197。 已知：A =5cm 2，r =30cm ，R d =0.1nm/s ，ρ=18890kg ／m 3，M Au =197，原子量单位为
1.6606×10-27kg 由2242r
A T P k M R e e d πρπ??=得： )/(1044.1)/()/()/(1044.13045)()()/(18890)/(1038.121067.1197922329222
2322327s m T P K s m kg m kg k m s m kg kg T P cm
cm K T P P m kg K J kg R e
e e e
e a e d ----?=??????=??????=ππ
带入R d =0.1nm/s ，有=e
e T P 0.0694 2736.2072
-=e e P T （℃）
由图8-8常用金属的平衡蒸气压温度曲线确定，T e ≈1250℃
14. 淀积薄膜的应力与其淀积温度有关吗？请解释。
答：
有关，薄膜的淀积一般高于室温，而薄膜和衬底材料的热膨胀系数一般也不同，薄膜淀积完成之后，由淀积温度冷却到室温，就会在在薄膜中产生应力。
15. 解释为什么薄膜应力与测量时薄膜的温度有关？为什么？
答：
薄膜中的应力按成因划分有本征应力和非本征应力。本征应力一般来源于薄膜淀积工
艺本身是非平衡过程；非本征应力是由薄膜结构之外的因素引起的，最常见的来源是薄膜淀积温度高于室温，而通常薄膜和衬底材料的热膨胀系数不同，薄膜淀积完成之后，由淀积温度冷却到室温就在薄膜中产生应力。测量温度的变化相当于“室温”的变化，因此测量应力值与测量时温度的有关。
16.以铝互连系统作为一种电路芯片的电连系统时，若分别采用真空蒸镀和磁控溅射工艺
淀积铝膜，应分别从哪几方面来提高其台阶覆盖特性？
答：
真空蒸镀铝膜通过衬底加热和衬底旋转来改善其台阶覆盖特性。磁控溅射通过提高衬底温度，在衬底上加射频偏压，采用强迫填充技术，采用准直溅射技术。
填空题( 30分=1分*30) (只是答案)半导体级硅、 GSG 、电子级硅。CZ法、区熔法、硅锭、wafer 、硅、锗、单晶生长、整型、切片、磨片倒角、刻蚀、 ( 抛光) 、清洗、检查和包装。 100 、110 和111 。融化了的半导体级硅液体、有正确晶向的、被掺杂成p型或n型、实现均匀掺杂的同时而且复制仔晶的结构, 得到合适的硅锭直径而且限制杂质引入到硅中、拉伸速率、晶体旋转速率。去掉两端、径向研磨、硅片定位边和定位槽。制备工业硅、生长硅单晶、提纯) 。卧式炉、立式炉、快速热处理炉。干氧氧化、湿氧氧化、水汽氧化。工艺腔、硅片传输系统、气体分配系统、尾气系统、温控系统。局部氧化LOCOS、浅槽隔离STI。掺杂阻挡、表面钝化、场氧化层和金属层间介质。热生长、淀积、薄膜。石英工艺腔、加热器、石英舟。APCVD常压化学气相淀积、 LPCVD低压化学气相淀积、 PECVD等离子体增强化学气相淀积。晶核形成、聚焦成束、汇聚成膜。同质外延、异质外延。膜应力、电短路、诱生电荷。导电率、高黏附性、淀积、平坦化、可靠性、抗腐蚀性、应力等。CMP设备、电机电流终点检测、光学终点检测。平滑、部分平坦化、局部平坦化、全局平坦化。磨料、压力。使硅片表面和石英掩膜版对准并聚焦, 包括图形) ; ( 经过对光刻胶曝光, 把高分辨率的投影掩膜版上图形复制到硅片上) ; ( 在单位时间内 生产出足够多的符合产品质量规格的 硅片) 。化学作用、物理作用、化 学作用与物理作用混合。介质、金 属。在涂胶的硅片上正确地复制掩膜 图形。被刻蚀图形的侧壁形状、各 向同性、各向异性。气相、液相、固 相扩散。间隙式扩散机制、替代式扩 散机制、激活杂质后。一种物质在另 一种物质中的运动、一种材料的浓度 必须高于另一种材料的浓度) 和 ( 系统内必须有足够的能量使高浓 度的材料进入或经过另一种材料。热 扩散、离子注入。预淀积、推进、 激活。时间、温度。扩散区、光刻 区、刻蚀区、注入区、薄膜区、抛 光区。硅片制造备 ) 、 ( 硅片制 造 ) 、硅片测试和拣选、 ( 装配 和封装、终测。微芯片。第一层 层间介质氧化物淀积、氧化物磨抛、 第十层掩模、第一层层间介质刻蚀。 钛淀积阻挡层、氮化钛淀积、钨淀 积、磨抛钨。 1．常见的半导体材料为何选择硅? ( 6分) ( 1) 硅的丰裕度。硅是地球上第二丰 富的元素, 占地壳成分的25%; 经合 理加工, 硅能够提纯到半导体制造所 需的足够高的纯度而消耗更低的成 本; ( 2) 更高的熔化温度允许更宽的工 艺容限。硅1412℃>锗937℃ ( 3) 更宽的工作温度。用硅制造的半 导体件能够用于比锗更宽的温度范围, 增加了半导体的应用范围和可靠性; ( 4) 氧化硅的自然生成。氧化硅是一 种高质量、稳定的电绝缘材料, 而且 能充当优质的化学阻挡层以保护硅不 受外部沾污; 氧化硅具有与硅类似的 机械特性, 允许高温工艺而不会产生 过度的硅片翘曲; 2．晶圆的英文是什么? 简述晶圆 制备的九个工艺步骤。( 6分) Wafer。 （1）单晶硅生长: 晶体生长是把半导 体级硅的多晶硅块转换成一块大的单 晶硅。生长后的单晶硅被称为硅锭。 可用CZ法或区熔法。 （2）整型。去掉两端, 径向研磨, 硅 片定位边或定位槽。 （3）切片。对200mm及以上硅片而言, 一般使用内圆切割机; 对300mm硅片 来讲都使用线锯。 （4）磨片和倒角。切片完成后, 传统 上要进行双面的机械磨片以去除切片 时留下的损伤, 达到硅片两面高度的 平行及平坦。硅片边缘抛光修整, 又 叫倒角, 可使硅片边缘获得平滑的半 径周线。 （5）刻蚀。在刻蚀工艺中, 一般要腐 蚀掉硅片表面约20微米的硅以保证 所有的损伤都被去掉。 （6）抛光。也叫化学机械平坦化 ( CMP) , 它的目标是高平整度的光滑 表面。抛光分为单面抛光和双面抛光。 （7）清洗。半导体硅片必须被清洗使 得在发给芯片制造厂之前达到超净的 洁净状态。 （8）硅片评估。 （9）包装。
赣 南 师 范 学 院 第1页 共2页 2010–2011学年第一学期期末考试参考答案（A 卷） 开课学院：物电学院 课程名称：半导体物理学 考试形式：闭卷，所需时间：120分钟 注意事项：1、教师出题时请勿超出边界虚线； 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、填空题（共30分，每空1分） 1、 电子 空穴 电子 2、 替位式 间隙式 3、 01 ()1exp() F f E E E k T = -+ 在热平衡状态下，电子在允许的量子态上如何分布 0()F E E k T B f E e --= 前者受泡利不相容原理的限制 4、 电子 空穴 00n p 电子-空穴对 n p = 多数 少数 多数 注入的非平衡多数载 流子浓度比平衡时的多数载流子浓度小得多 少数 注入的非平衡少数载流子浓度比 平衡时的少数载流子浓度大得多 5、 电子在导带和价带之间的直接跃迁，引起电子和空穴的直接复合 电子和空穴通过禁 带的能级（复合中心）进行复合 发射光子 发射声子 将能量给予其它载流子，增加它们的动能 6、 半导体表面非平衡载流子浓度比内部高 扩散 扩散 漂移 漂移 二、选择题（共10分，每题2分） 1、A 2、B 3、D 4、C 5、B 三、计算题（共60分） 一、1、解：（1）因为n p nq pq σμμ=+，又2 i np n =，所以 22i n p i n nq q n n σμμ=+≥= 根据不等式的性质，当且仅当n nq μ＝2 i p n q n μ时，上式取等。 解得：1/2 ( )p i n n n μμ=，即此时电导率σ最小。 相应地，此时21/2 ()i n i p n p n n μ μ== （ 2）对本征Ge ： 13 19 2() 2.510 1.610 (19003800)2.2810(/) i i n p n q S cm σμμ--=+ =????+ =? 在最小电导率条件下： min 1319((2(2.510)(1.610)/n p i n q n q n S cm σμμ--2=+ =2 =???? =2.12?10() （3）当材料的电导率等于本征电导率时，有： 00()n p i n p n q p q n q μ μμμ+=+ 即：2 00 ()i n p i n p n n q q n q n μμμμ+=+ 整理得:2 2 00()0n i n p i p n n n n μμμμ-++= 解得:0n n = 带入数据得：00()2i i n n n n ==舍或
第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释
半导体集成电路制造工艺 一、集成电路的定义：集成电路是指半导体集成电路，即以半导体晶片材料为主，经热氧化工艺：干氧氧化、水汽氧化、湿氧氧化加工制造，将无源元件、有源元件和互连线集成在基片内部、表面或基片之上，执行十八、根据器件要求确定氧化方法：1、高质量氧化：干氧氧化或分压氧化；2、厚某种电子功能的微型化电路。微型化电路有集成电路、厚膜电路、薄膜电路和混合层的局部氧化或场氧化：干氧（10min）+湿氧+干氧(10min)或高压氧化；3、低表面态电路等多种形式。氧化：掺氯氧化；湿氧氧化加掺氯气氛退火或分压氧化（H2O或O2+N2 或Ar 或He 等）。二、集成电路的分类：十九、热氧化过程中硅中杂质的再分布1、硅中掺磷(1)温度一定时，水汽氧化（湿氧按电路功能分类：分为以门电路为基础的数字逻辑电路和以放大器为基础的线性电氧化）导致杂质再分布程度较大，其NS/NB 大于干氧氧化；(2)同一氧化气氛下，氧化路，还有微波集成电路和光集成电路等。温度越高，磷向硅内扩散的速度越快，表面堆积现象减小，NS/NB 趋于1。2、硅中按构成集成电路基础的晶体管分类：分为双极型集成电路和MOS型集成电路两大类。掺硼(1)温度一定时，水汽氧化（湿氧氧化）导致杂质再分布程度增大，NS/NB 小前者以双极型平面晶体管为主要器件；后者以MOS场效应晶体管为基础。于干氧氧化；(2)同一氧化气氛下，氧化温度越高，硼向硅表面扩散速度加快，补三、衡量集成电路的发展
DRAM( 3*107（集成度）, 135mm2（外型尺寸）, 0.5 μm偿了表明杂质的损耗，NS/NB 趋于1。看看运动方向（特征尺寸）, 200mm （英寸）) ，二十二、热氧化过程四、摩尔定律：IC集成度每1.5 年翻一番五、集成电路的发展展望目标：集成度↑、可靠性↑、 速度↑、功耗↓、成本↓。努力方向：线宽↓、晶片直径↑、设计技术↑六、硅微电子技术发展的几个趋势：1、单片 系统集成（SoC）System on a chip Application Specific Integrated Circuit 特定用途集成电路2、整硅片集成（WSI）3、半定制电路的 设计方法4、微电子机械系统（MEMS）5、真空微电子技术七、集成电路制造中的基本工艺技术横向加工：图形的产生与转移（又称为光刻，包括曝光、显影、刻蚀等）。纵向加工：薄膜制备（蒸发、溅射、氧化、CVD 等），掺杂（热扩散、离子注入、中子嬗变等）八、补充简要说明工艺1-1 1、氧化剂扩散穿过滞留层达到SiO2 表面，其流密度为F1 。2、氧化剂扩散穿过SiO2层达到SiO2-Si界面，流密度为F2 。3、氧化剂在Si 表面与Si 反应生成SiO2 ，流密度为F3。4、反应的副产物离开界面。二十三、CVD的薄膜及技术分类化学 气相淀积（Chemical Vapor Deposition）是指单独地或综合的利用热能、辉光放电等离子体、紫外光照射、激光照射或其它形式的能源，使气态物质在固体的热表面上发生化学反应并在该表面上淀积，形成稳定的固态物质的工艺过程二十四、CVD薄膜分类：半导体集成 电路制造中所用的薄膜材料，包括介质膜、半导体膜、导体膜以及
常用术语翻译 active region 有源区 2.active ponent有源器件 3.Anneal退火 4.atmospheric pressure CVD (APCVD) 常压化学气相淀积 5.BEOL（生产线）后端工序 6.BiCMOS双极CMOS 7.bonding wire 焊线，引线 8.BPSG 硼磷硅玻璃 9.channel length沟道长度 10.chemical vapor deposition (CVD) 化学气相淀积 11.chemical mechanical planarization (CMP)化学机械平坦化 12.damascene 大马士革工艺 13.deposition淀积 14.diffusion 扩散 15.dopant concentration掺杂浓度 16.dry oxidation 干法氧化 17.epitaxial layer 外延层 18.etch rate 刻蚀速率 19.fabrication制造 20.gate oxide 栅氧化硅 21.IC reliability 集成电路可靠性 22.interlayer dielectric 层间介质（ILD） 23.ion implanter 离子注入机 24.magnetron sputtering 磁控溅射 25.metalorganic CVD(MOCVD)金属有机化学气相淀积 26.pc board 印刷电路板 27.plasma enhanced CVD(PECVD) 等离子体增强CVD 28.polish 抛光 29.RF sputtering 射频溅射 30.silicon on insulator绝缘体上硅（SOI）
第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能 的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；
⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周； ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作 的图进行修正，直至满足V V OL 4.0≤的条件。（CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =） 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽min R W =?你取多少? 答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头? 答：一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的 β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1 CES V =0.1～0.2V 。 答：（1）导通态（输出为低电平） V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ，
第1页（共28页） 第2页（共28页） 姓名：__ _______ 班级：__________ 考号：___________ 成绩：____________ 本试卷共 6 页，满分100 分；考试时间：90 分钟；考试方式：闭卷 题 号 一 二 三 四（1） 四（2） 四（3） 四（4） 总 分 得 分 1. 有一数码10010011，作为自然二进制数时，它相当于十进制数（ ），作为8421BCD 码 时，它相当于十进制数（ ）。 2.三态门电路的输出有高电平、低电平和（ ）3种状态。 3．TTL 与非门多余的输入端应接（ ）。 4．TTL 集成JK 触发器正常工作时，其d R 和d S 端应接（ ）电平。 5. 已知某函数??? ??+??? ??++=D C AB D C A B F ，该函数的反函数F =（ ） 。 6. 如果对键盘上108个符号进行二进制编码，则至少要（ ）位二进制数码。 7. 典型的TTL 与非门电路使用的电路为电源电压为（ ）V ，其输出高电平为（ ）V ，输出低电平为（ ）V ， CMOS 电路的电源电压为（ ） V 。 8．74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=110时，输出 01234567Y Y Y Y Y Y Y Y 应为（ ） 。 9．将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM 。该ROM 有（ ）根地址线，有（ ）根数据读出线。 10. 两片中规模集成电路10进制计数器串联后，最大计数容量为（ ）位。 11. 下图所示电路中， Y 1＝（ ）；Y 2 ＝（ ）；Y 3 ＝（ ）。 12. 某计数器的输出波形如图1所示，该计数器是（ ）进制计数器。 13．驱动共阳极七段数码管的译码器的输出电平为（ ）有效。 二、单项选择题（本大题共15小题，每小题2分，共30分） （在每小题列出的四个备选项中只有一个是最符合题目要求的，请将其代码填写在题后的括号内。错 选、多选或未选均无分。） 1. 函数F(A,B,C)=AB+BC+AC 的最小项表达式为( ) 。 A ．F(A,B,C)=∑m （0，2，4） B. (A,B,C)=∑m （3，5，6，7） C ．F(A,B,C)=∑m （0，2，3，4） D. F(A,B,C)=∑m （2，4，6，7） 2．8线—3线优先编码器的输入为I 0—I 7 ，当优先级别最高的I 7有效时，其输出012Y Y Y ??的值是（ ）。 A ．111 B. 010 C. 000 D. 101 3．十六路数据选择器的地址输入（选择控制）端有（ ）个。 A ．16 B.2 C.4 D.8 4. 有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP 作用下，四位数据的移位过程是（ ）。 A. 1011--0110--1100--1000--0000 B. 1011--0101--0010--0001--0000 C. 1011--1100--1101--1110--1111 D. 1011--1010--1001--1000--0111 5．已知74LS138译码器的输入三个使能端（E 1=1， E 2A = E 2B =0）时，地址码A 2A 1A 0=011，则输出 Y 7 ～Y 0是( ) 。 A. 11111101 B. 10111111 C. 11110111 D. 11111111 6. 一只四输入端或非门，使其输出为1的输入变量取值组合有( )种。 A ．15 B ．8 C ．7 D ．1 7. 随机存取存储器具有( )功能。 A.读/写 B.无读/写 C.只读 D.只写 8．N 个触发器可以构成最大计数长度（进制数）为( )的计数器。 A.N B.2N C.N 2 D.2N 9．某计数器的状态转换图如下， 其计数的容量为( ) A ． 八 B. 五 C. 四 D. 三 A B Y 1 Y 2 Y 3 000 001 010 011 100 101 110 111
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
一、填空题 1．纯净半导体Si 中掺错误！未找到引用源。族元素的杂质，当杂质电离时释放 电子 。这种杂质称 施主 杂质；相应的半导体称 N 型半导体。 2．当半导体中载流子浓度的分布不均匀时，载流子将做 扩散 运动；在半导体存在外加电压情况下，载流子将做 漂移 运动。 3．n o p o =n i 2标志着半导体处于 平衡 状态，当半导体掺入的杂质含量改变时，乘积n o p o 改变否？ 不变 ；当温度变化时，n o p o 改变否？ 改变 。 4．非平衡载流子通过 复合作用 而消失， 非平衡载流子的平均生存时间 叫做寿命τ，寿命τ与 复合中心 在 禁带 中的位置密切相关，对于强p 型和 强n 型材料，小注入时寿命τn 为 ，寿命τp 为 . 5． 迁移率 是反映载流子在电场作用下运动难易程度的物理量， 扩散系数 是反映有浓度梯度时载 q n n 0=μ ，称为 爱因斯坦 关系式。 6．半导体中的载流子主要受到两种散射，它们分别是电离杂质散射 和 晶格振动散射 。前者在 电离施主或电离受主形成的库伦势场 下起主要作用，后者在 温度高 下起主要作用。 7．半导体中浅能级杂质的主要作用是 影响半导体中载流子浓度和导电类型 ；深能级杂质所起的主要作用 对载流子进行复合作用 。 8、有3个硅样品，其掺杂情况分别是：甲 含铝1015cm -3 乙. 含硼和磷各1017 cm -3 丙 含镓1017 cm -3 室温下，这些样品的电阻率由高到低的顺序是 乙 甲 丙 。样品的电子迁移率由高到低的顺序是甲丙乙 。费米能级由高到低的顺序是 乙> 甲> 丙 。 9．对n 型半导体，如果以E F 和E C 的相对位置作为衡量简并化与非简并化的标准，那么 T k E E F C 02>- 为非简并条件； T k E E F C 020≤-< 为弱简并条件； 0≤-F C E E 为简并条件。 10．当P-N 结施加反向偏压增大到某一数值时，反向电流密度突然开始迅速增大的现象称为 PN 结击穿 ，其种类为： 雪崩击穿 、和 齐纳击穿（或隧道击穿） 。 11．指出下图各表示的是什么类型半导体？ 12. 以长声学波为主要散射机构时，电子迁移率μn 与温度的 -3/2 次方成正比 13 半导体中载流子的扩散系数决定于其中的 载流子的浓度梯度 。 14 电子在晶体中的共有化运动指的是 电子不再完全局限在某一个原子上，而是可以从晶胞中某一点自由地运动到其他晶胞内的对应点，因而电子可以在整个晶体中运动 。 二、选择题 1根据费米分布函数，电子占据（E F +kT ）能级的几率 B 。 A ．等于空穴占据（E F +kT ）能级的几率 B ．等于空穴占据（E F －kT ）能级的几率 C ．大于电子占据E F 的几率 D ．大于空穴占据 E F 的几率 2有效陷阱中心的位置靠近 D 。 A. 导带底 B.禁带中线 C ．价带顶 D ．费米能级 3对于只含一种杂质的非简并n 型半导体，费米能级E f 随温度上升而 D 。 A. 单调上升 B. 单调下降 C ．经过一极小值趋近E i D ．经过一极大值趋近E i 7若某半导体导带中发现电子的几率为零，则该半导体必定＿D ＿。 A ．不含施主杂质 B ．不含受主杂质 C ．不含任何杂质 D ．处于绝对零度
填空20’ 简答20’ 判断10’ 综合50’ 第一单元 1.一定温度，杂质在晶体中具有最大平衡浓度，这一平衡浓度就称为什么？ 固溶度 2.按制备时有无使用坩埚分为两类，有坩埚分为？无坩埚分为？（P24） 有坩埚：直拉法、磁控直拉法 无坩埚：悬浮区熔法 3.外延工艺按方法可分为哪些？（P37） 气相外延、液相外延、固相外延和分子束外延 4.Wafer的中文含义是什么？目前常用的材料有哪两种？ 晶圆；硅和锗 5.自掺杂效应与互扩散效应（P47-48） 左图：自掺杂效应是指高温外延时，高掺杂衬底的杂质反扩散进入气相边界层，又从边界层扩散掺入外延层的现象。自掺杂效应是气相外延的本征效应，不可能完全避免。 自掺杂效应的影响： ○1改变外延层和衬底杂质浓度及分布 ○2对p/n或n/p硅外延，改变pn结位置 右图：互（外）扩散效应：指高温外延时，衬底中的杂质与外延层中的杂质互相扩散，引起
衬底与外延层界面附近的杂质浓度缓慢变化的现象。 不是本征效应，是杂质的固相扩散带来（低温减小、消失） 6.什么是外延层？为什么在硅片上使用外延层？ 1)在某种情况下，需要硅片有非常纯的与衬底有相同晶体结构的硅表面，还要保持对杂质类型和浓度的控制，通过外延技术在硅表面沉积一个新的满足上述要求的晶体膜层，该膜层称为外延层。 2)在硅片上使用外延层的原因是外延层在优化pn 结的击穿电压的同时降低了集电极电阻，在适中的电流强度下提高了器件速度。外延在CMOS 集成电路中变得重要起来，因为随着器件尺寸不断缩小它将闩锁效应降到最低。外延层通常是没有玷污的。 7.常用的半导体材料为何选择硅？ 1）硅的丰裕度。硅是地球上第二丰富的元素，占地壳成分的25%；经合理加工，硅能够提纯到半导体制造所需的足够高的纯度而消耗更低的成本。 2）更高的熔化温度允许更宽的工艺容限。硅 1412℃>锗 937℃。 3）更宽的工作温度。用硅制造的半导体件可以用于比锗 更宽的温度范围，增加了半导体的应用范围和可靠性。 4）氧化硅的自然生成。氧化硅是一种高质量、稳定的电绝缘材料，而且能充当优质的化学阻挡层以保护硅不受外部沾污；氧化硅具有与硅类似的机械特性，允许高温工艺而不会产生过度的硅片翘曲。 8.液相掺杂浓度计算（P29） 第二单元 1.二氧化硅结构中的氧原子可分为哪几种？（P66） 桥键氧原子和非桥键氧原子 2.SiO 2的掩蔽作用 硅衬底上的SiO2作掩膜要求杂质在SiO2层中的扩散深度X j 小于SiO2本身的厚度X SiO2 2 2j SiO SiO j 'j Si x D x x x D >=2Si SiO D 1D ?>
Question Answer & PIE
PIE 1. 何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？ 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍 5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。 200mm300mm 8〞12〞
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
芯片制造-半导体工艺教程 Microchip Fabrication ----A Practical Guide to Semicondutor Processing 目录: 第一章:半导体工业[1][2][3] 第二章:半导体材料和工艺化学品[1][2][3][4][5]第三章:晶圆制备[1][2][3] 第四章:芯片制造概述[1][2][3] 第五章:污染控制[1][2][3][4][5][6] 第六章:工艺良品率[1][2] 第七章:氧化 第八章:基本光刻工艺流程-从表面准备到曝光 第九章:基本光刻工艺流程-从曝光到最终检验 第十章:高级光刻工艺 第十一章:掺杂 第十二章:淀积 第十三章:金属淀积 第十四章:工艺和器件评估 第十五章:晶圆加工中的商务因素 第十六章:半导体器件和集成电路的形成 第十七章:集成电路的类型 第十八章:封装 附录:术语表
#1 第一章半导体工业--1 芯片制造-半导体工艺教程点击查看章节目录 by r53858 概述 本章通过历史简介，在世界经济中的重要性以及纵览重大技术的发展和其成为世界领导工业的发展趋势来介绍半导体工业。并将按照产品类型介绍主要生产阶段和解释晶体管结构与集成度水平。 目的 完成本章后您将能够： 1. 描述分立器件和集成电路的区别。 2. 说明术语“固态，” “平面工艺”，““N””型和“P”型半导体材料。 3. 列举出四个主要半导体工艺步骤。 4. 解释集成度和不同集成水平电路的工艺的含义。 5. 列举出半导体制造的主要工艺和器件发展趋势。 一个工业的诞生 电信号处理工业始于由Lee Deforest 在1906年发现的真空三极管。1真空三极管使得收音机, 电视和其它消费电子产品成为可能。它也是世界上第一台电子计算机的大脑，这台被称为电子数字集成器和计算器（ENIAC）的计算机于1947年在宾西法尼亚的摩尔工程学院进行首次演示。 这台电子计算机和现代的计算机大相径庭。它占据约1500平方英尺，重30吨，工作时产生大量的热，并需要一个小型发电站来供电，花费了1940年时的400, 000美元。ENIAC的制造用了19000个真空管和数千个电阻及电容器。 真空管有三个元件，由一个栅极和两个被其栅极分开的电极在玻璃密封的空间中构成(图1.2)。密封空间内部为真空，以防止元件烧毁并易于电子的====移动。 真空管有两个重要的电子功能，开关和放大。开关是指电子器件可接通和切断电流；放大则较为复杂，它是指电子器件可把接收到的信号放大，并保持信号原有特征的功能。 真空管有一系列的缺点。体积大，连接处易于变松导致真空泄漏、易碎、要求相对较多的电能来运行，并且元件老化很快。ENIAC 和其它基于真空管的计算机的主要缺点是由于真空管的烧毁而导致运行时间有限。 这些问题成为许多实验室寻找真空管替代品的动力，这个努力在1947年12月23曰得以实现。贝尔实验室的三位科学家演示了由半导体材料锗制成的电子放大器。
目录 一、填空题（每空1分，共24分） (1) 二、判断题（每小题1.5分，共9分） (1) 三、简答题（每小题4分，共28分） (2) 四、计算题（每小题5分，共10分） (4) 五、综合题（共9分） (5) 一、填空题（每空1分，共24分） 1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。 2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。 3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。 4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。 5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。 6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底 片。 7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。 8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。 9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。 10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。 11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。 12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。常规平面工艺扩散工序中的有限表 面源扩散过程中，杂质在体内满足高斯分布函数分布。 13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。 14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。 15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。 16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。 17.自持放电的形式有辉光放电、弧光放电、电晕放电、火花放电。 18.离子对物体表面轰击时可能发生的物理过程有反射、产生二次电子、溅射、注入。 19.溅射镀膜方法有直流溅射、射频溅射、偏压溅射、磁控溅射（反应溅射、离子束溅射）等。 20.常用的溅射镀膜气体是氩气（Ar）,射频溅射镀膜的射频频率是13.56MHz。 21.CVD过程中化学反应所需的激活能来源有？热能、等离子体、光能等。 22.根据向衬底输送原子的方式可以把外延分为：气相外延、液相外延、固相外延。 23.硅气相外延的硅源有四氯化硅（SiCl4）、三氯硅烷（SiHCl3）、二氯硅烷（SiH2Cl2）、硅烷（SiH4）等。 24.特大规模集成电路（ULIC）对光刻的基本要求包括高分辨率、高灵敏度的光刻胶、低缺陷、精密的套刻对准、对大尺寸硅片 的加工等五个方面。 25.常规硅集成电路平面制造工艺中光刻工序包括的步骤有涂胶、前烘、曝光、显影、坚膜、腐蚀、 去胶等。 26.光刻中影响甩胶后光刻胶膜厚的因素有溶解度、温度、甩胶时间、转速。 27.控制湿法腐蚀的主要参数有腐蚀液浓度、腐蚀时间、腐蚀液温度、溶液的搅拌方式等。 28.湿法腐蚀Si所用溶液有硝酸-氢氟酸-醋酸（或水）混合液、KOH溶液等，腐蚀SiO2常用的腐蚀剂是HF溶液，腐蚀 Si3N4常用的腐蚀剂是磷酸。 29.湿法腐蚀的特点是选择比高、工艺简单、各向同性、线条宽度难以控制。 30.常规集成电路平面制造工艺主要由光刻、氧化、扩散、刻蚀、离子注入（外延、CVD、PVD）等工 艺手段组成。 31.设计与生产一种最简单的硅双极型PN结隔离结构的集成电路，需要埋层光刻、隔离光刻、基区光刻、发射区光刻、引线区 光刻、反刻铝电极等六次光刻。 32.集成电路中隔离技术有哪些类？ 二、判断题（每小题1.5分，共9分） 1.连续固溶体可以是替位式固溶体，也可以是间隙式固溶体（×） 2.管芯在芯片表面上的位置安排应考虑材料的解理方向，而解理向的确定应根据定向切割硅锭时制作出的定位面为依据。（√） 3.当位错线与滑移矢量垂直时，这样的位错称为刃位错，如果位错线与滑移矢量平行，称为螺位错（√） 4.热氧化过程中是硅向二氧化硅外表面运动，在二氧化硅表面与氧化剂反应生成二氧化硅。（×） 5.热氧化生长的SiO2都是四面体结构，有桥键氧、非桥键氧，桥键氧越多结构越致密，SiO2中有离子键成份，氧空位表现为带正
Question & PIE Answer
PIE 1. 何谓PIE? PIE 的主要工作是什幺? 答：Process Integration Engineer（工艺整合工程师）, 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片（wafer）直径为200mm , 直径为300mm硅片即12吋. 目前中芯国际现有的三个工厂采用多少mm的硅片（wafer）工艺？未来北京3.的Fab4（四厂）采用多少mm的wafer 工艺？ 答：当前1~3 厂为200mm（8 英寸）的wafer, 工艺水平已达0.13um 工艺。 未来北京厂工艺wafer 将使用300mm（12 英寸）。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数（chip）变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5 倍 5. 所谓的0.13 um 的工艺能力（technology）代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um 的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 一般的硅片（wafer）基材（substrate）可区分为N,P 两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative 元素（5 价电荷元素，例如：P、As）的硅片, P-type 的wafer 是指掺杂positive 元素（3 价电荷元素, 例如：B、 In）的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）？答：主要有四个部分：DIFF （扩散）、TF（薄膜）、PHOTO （光刻）、ETCH （刻蚀）。其中