第8章 数字系统设计基础-习题答案

第8章数字系统设计基础

8.1 数字系统在逻辑上可以划分成哪两个部分？其中哪一部分是数字系统的核心？

解：数字系统在逻辑上可以划分成控制器和数据处理器两部分，控制器是数字系统的核心。

8.2 什么是数字系统的ASM图？它与一般的算法流程图有什么不同？ASM块的时序意义是什么？解：算法状态机（ASM）是数字系统控制过程的算法流程图。它与一般的算法流程图的区别为ASM 图表可表示事件的精确时间间隔序列，而一般的算法流程图只表示事件发生的先后序列，没有时间概念。ASM块的时序意义是一个ASM块内的操作是在一个CLK脉冲作用下完成的。

8.3 某数字系统，在T0状态下，下一个CLK到，完成无条件操作：寄存器R←1010，状态由T0→T1。

在T1状态下，下一个CLK到，完成无条件操作：R左移，若外输入X=0，则完成条件操作：计数器A←A+1，状态由T1→T2；若X=1，状态由T1→T3。画出该系统的ASM图。

解：ASM图表如图所示

8.4 一个数字系统在T1状态下，若启动信号C=0，则保持T1状态不变；若C=1，则完成条件操作：

A←N1，B←N2，状态由T1→T2。在T2状态下，下一个CLK到，完成无条件操作B←B?1，若M=0，则完成条件操作：P右移，状态由T2→T3；若M=1，状态由T2→T4→T1。画出该数字系统的ASM 图。

解：ASM图表如图

8.5 控制器状态图如题图8.5所示，画出其等效的ASM图。

题图8.5

解：ASM图

8.6 设计一个数字系统，它有三个4位的寄存器X、Y、Z，并实现下列操作：

①启动信号S出现，传送两个4位二进制数N1、N2分别给寄存器X、Y；

② 如果X>Y，左移X的内容，并把结果传送给Z；

③如果X

④如果X=Y，把X或Y传送给Z。

画出满足以上要求的ASM图。

解：ASM图如下图

8.7 某数字系统的ASM图如题图8.7所示，试完成下列要求：

（1）画出其等效的状态图；

（2）用每态一个触发器的方法设计控制器。

题图8.7

解：(1) 状态图

（2）

电路图略

8.8 某数字系统的ASM 图如题图8.8所示，试根据此ASM 图用MUX 、D-FF 、译码器方法设计控

制器。

题图8.8

解： 状态转换真值表

状态 Q 1n Q 0n S X Y Z Q 1n+1 Q 0n+1T 0 T 1 T 2 T

3

T 0 0 0 0 0 0 φ φ φ 1 φ φ φ 0 0 0 1 1 0 0 0

1 0 0 0 T 1 0 1 0 1 0 1 0 1 φ 0 0 φ φ 0 1 0 φ 0 1 1 φ 1 φ φ 0 1 1 1 1 0 1 0 0 1 0 0

0 1 0 0 0 1 0 0 0 1 0 0

T 2 1 0 1 0 1 0 1 0 φ 1 0 φ φ 0 0 φ φ 0 1 φ φ 1 1 φ 1 0 1 1 0 0 0 0 0 0 1 0 0 0 1 0

0 0 1 0 0 0 1 0

T 3 1 1 φ φ φ φ 0 0 0 0 0 1

卡诺图 电路图

8.9 某公园有一处4种颜色的彩色艺术图案灯，它的艺术图案由4种颜色顺序完成，绿色亮16 s，

红色亮10 s，蓝色亮8 s，黄色亮5 s，周而复始地循环，试设计这种灯的控制系统。

解：（1）ASM图

（2）控制器设计

根据ASM图，有四个状态T0，T1，T2，T3，可画出控制器的状态转换表

用MUX , D-FF，译码器组成的控制器如解题图8.9中虚线左部分所示。

解题图8.9

(3) 处理器设计

根据ASM 图，可得t =1的条件方程为 t = T 0·16s + T l ·10s + T 2·8s + T 3·5s

t =1时计时计数器应清0，表示以上计时结束，准备计下一个定时时间，故t 应接加法计数器的LD 端，加法计数器选用 74161，其CLK 周期 T CLK =1s 。定时信号t =1的电路和计时电路74161 构成的数据处理器如解题图8.9虚线右部分所示。解题图8.9为四色灯控制系统的整体电路。

8.10 设计十字路口交通灯控制系统：东西方向道路和南北方向道路各行车1分钟，两方向红绿灯

交换时，须亮黄灯5 s 。东西方向绿、黄、红灯亮分别用EG 、EY 、ER 表示，南北方向绿、黄、红灯亮分别用SG 、SY 、SR 表示。试按上述要求设计交通灯控制系统。

解：1）ASM 图表

设E = 1分钟 (红绿灯亮时间), F = 5秒(黄灯亮时间)。时间到S=1, 计数器清零。

2）控制器设计

控制器的状态转换表

状态 Q 2n Q 1n

E F

Q 2n+1 Q 1n+1

输出 T 0 T 1 T 2 T 3

T 0 0 0 0 0 0 ? 1 ? 0 0 0 1 1 0 0 0 1 0 0 0 T 1 0 1 0 1 ? 0 ? 1 0 1 1 0 0 1 0 0 0 1 0 0 T 2 1 0 1 0 0 ? 1 ? 1 0 1 1 0 0 1 0 0 0 1 0 T 3

1 1 1 1

? 0 ? 1

1 1 0 0

0 0 0 1 0 0 0 1

卡诺图

控制器电路

3）数据处理器设计

定时电路方程及电路：S = (T0+T2)E+(T1+T3)F

产生E=1分钟和F=5秒的电路由两级160实现。

整体电路如图：

8.11 设计8种花型彩灯控制系统：由8个发光二极管组成的彩灯，一字排开，彩灯的图案循环变

换步骤如下：

①彩灯由左至右逐个亮至最后全亮；

② 彩灯由右至左逐个灭至最后全灭；

③彩灯由右至左逐个亮至最后全亮；

④彩灯由左至右逐个灭至最后全灭；

⑤8个彩灯全亮；

⑥8个彩灯全灭；

⑦8个彩灯全亮；

⑧8个彩灯全灭。

按以上要求设计彩灯控制系统。

解：设八个彩灯由左至右排列：A7A6A5A4A3A2A1A0

1．ASM图

2．控制器设计

控制器实现T0～T7八个状态。用74161(高)的Q2Q1Q0组成模8计数器，实现T0～T7八个状态的转换。状态T0～T3四个状态中有8个灯的移动。

用另一74161(低) 的Q2′Q1′Q0′组成模八计数器实现移位控制。

再由74191控制移位寄存器实现左、右移和并入, 而74191的左、右移及并入由M1M0控制。

根据ASM图表得下列对应关系:

控制器和数据处理器关系表

∴ SR1=SL2=D7=D6=D5=D4=D3=D2=D1=D0=

Q

两个8选1的MUX74151(高)和74151(低)的地址端A2A1A0=Q2Q1Q0

74151 (高)的0～7输入=M1=01101111 74151 (低)的0～7输入=M0=10011111

74194(1)和74194(2)级连实现8个灯A7～A0的移动变换, 故: Q4=DSR2, Q3=DSL1,

74161(高)在000～111状态时, 是被模8计数器74161(低)控制的加法计数器.

74161(低)在100～111状态时, 实现加法计数。根据以上分析,得彩灯控制电路如下图所示:

数字系统设计试卷2012A卷

中国矿业大学2012～2013学年第一学期 《数字系统设计基础》试卷（A）卷 考试时间：100 分钟考试方式：闭卷 学院_________班级_____________姓名___________学号____________ 一、选择题（20分，每题2分） 1.不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法错误的是_________ A. PROCESS为一无限循环语句(执行状态、等待状态) B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于VHDL以下几种说法错误的是___________ A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL程序中是区分大小写的 D.结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于______引起的。 A. 电路中存在延迟 B.电路不是最简 C. 电路有多个输出 D.电路中使用不同的门电路 6. 下列关于临界路径说法正确的是___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于FPGA和CPLD的区别说法正确的是___________ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑

数字系统设计技术实验指导书

Experiment 2 Designing Number Comparer 实验目的： 熟悉QuartusII 的开发环境 熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计 实验内容：数值比较器设计 实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程 设计输入使用插入模板 （Insert Template ） 在QuartusII 开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为： 比较器特性表 比较器电路示意图 实验报告内容要求： （1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。 Number Comparer A(3..0) B(3..0) In_s In_l In_e Yl Ye Ys Y

Experiment 3 Designing 8 to1-Multiplxer 实验目的：熟悉QuartusII的开发环境 熟练掌握编程开发流程 学习VHDL的基本语法 学习VHDL编程设计 实验内容：八选一数据选择器设计。 实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template） 在QuartusII开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理： 电路功能表及其电路外部符号如下： 电路功能表 实验报告内容要求： （1）实验目的； （2）实验内容； （3）实验要求； （4）实验原理； （5）程序编写； （6）程序编译（首先选择器件具体型号）； （7）功能仿真和芯片时序仿真； （8）芯片引脚设定； （9）适配下载结果及结论。

verilog数字系统设计教程习题答案

verilog 数字系统设计教程习题答案第二章 HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是

6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile 是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler ，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit ，据说比Synopsys 的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit 被Cadence 公司收购，为此Cade nee放弃了它原来的综合软件Syn ergy。随着FPGA 设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Sy nopsys 的FPGAExpress，Cade nee 的Syn plity ，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC Jam格式的 文件 9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３

数字水印基本原理

介绍了数字水印技术的基本原理 随着信息技术和计算机网络的飞速发展，人们不但可以通过互联网和ＣＤ－ＲＯＭ方便快捷地获得多媒体信息，还可以得到与原始数据完全相同的复制品，由此引发的盗版问题和版权纷争已成为日益严重的社会问题。因此，数字多媒体产品的水印处理技术已经成为近年来研究的热点领域之一。 虽然数字水印技术近几年得到长足发展，但方向主要集中于静止图像。由于包括时间域掩蔽效应等特性在内的更为精确的人眼视觉模型尚未完全建立，视频水印技术的发展滞后于静止图像水印技术。另一方面，由于针对视频水印的特殊攻击形式的出现，为视频水印提出了一些区别于静止图像水印的独特要求。 本文分析了ＭＰＥＧ－４视频结构的特点，提出了一种基于扩展频谱的视频数字水印改进方案，并给出了应用实例。 １视频数字水印技术简介 １．１数字水印技术介绍 数字水印技术通过一定的算法将一些标志性信息直接嵌入到多媒体内容当中，但不影响原内容的价值和使用，并且不能被人的感知系统觉察或注意到。与传统的加密技术不同，数字水印技术并不能阻止盗

版活动的发生，但可以判别对象是否受到保护，监视被保护数据的传播，鉴别真伪，解决版权纠纷并为法庭提供认证证据。为了给攻击者增加去除水印的难度，目前大多数水印制作方案都采用密码学中的加密体系来加强，在水印嵌入、提取时采用一种密钥，甚至几种密钥联合使用。水印嵌入和提取的一般方法如图１所示。 １．２视频数字水印设计应考虑的几个方面 ·水印容量：嵌入的水印信息必须足以标识多媒体内容的购买者或所有者。 ·不可察觉性：嵌入在视频数据中的数字水印应该不可见或不可察觉。·鲁棒性?押在不明显降低视频质量的条件下，水印很难除去。 ·盲检测：水印检测时不需要原始视频，因为保存所有的原始视频几乎是不可能的。 ·篡改提示：当多媒体内容发生改变时，通过水印提取算法，能够敏感地检测到原始数据是否被篡改。 １．３视频数字水印方案选择 通过分析现有的数字视频编解码系统，可以将目前ＭＰＥＧ－４视频水印的嵌入与提取方案分为以下几类，如图２所示。

《verilog_数字系统设计课程》(第二版)思考题答案

Verilog数字系统设计教程思考题答案 绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提 高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的

数字电路与系统设计课后习题答案

(此文档为word格式，下载后您可任意编辑修改！) 1.1将下列各式写成按权展开式： （352.6）10=3×102+5×101+2×100+6×10-1 （101.101）2=1×22+1×20+1×2-1+1×2-3 （54.6）8=5×81+54×80+6×8-1 （13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。 解：略 解：分别代表28=256和210=1024个数。 （1750）8=（1000）10 （3E8）16=（1000）10 1.5将下列各数分别转换为二进制数：（210）8，（136）10，（88）16 1.6将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16 解：结果都为（77）8 解：结果都为（FF）16 1.8转换下列各数，要求转换后保持原精度： （0110.1010）余3循环BCD码=（1.1110）2 1.9用下列代码表示（123）10，（1011.01）2： 解：（1）8421BCD码： （123）10=（0001 0010 0011）8421BCD （1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD （2）余3 BCD码 （123）10=（0100 0101 0110）余3BCD （1011.01）2=（11.25）10=（0100 0100.0101 1000）余3BCD （1）按二进制运算规律求A+B，A-B，C×D，C÷D， （2）将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与（1）进行比较。 A-B=（101011）2=（43）10 C÷D=（1110）2=（14）10 （2）A+B=（90）10+（47）10=（137）10 A-B=（90）10-（47）10=（43）10 C×D=（84）10×（6）10=（504）10 C÷D=（84）10÷（6）10=（14）10 两种算法结果相同。

数字水印综合实验系统的设计与实现--灰度图像水印的嵌入与提取.

数字水印综合实验系统的设计与实现－－灰度图像 水印的嵌入与提取 目录前言11 概述21.1 相关知识21.2 数字水印的定义及分类31.3 数字水印技术的原理及实现的典型算法41.4 水印技术的要求，常受到的攻击71.5 水印的主要应用领域81.6 数字水印技术的国内外研究现状92 相关理论知识112.1 小波变换112.1.1 小波变换的含义112.1.2 提出小波变换的原因112.1.3 小波变换数字水印算法及其优点122.1.4 2维信号的Mallat的算法122.2 视觉系统特性研 究132.2.1 人眼的构造132.2.2 人眼的视觉特性152.3 图像的纹理特征163 水印图像预处理183.1 引言183.2 约瑟夫图像置乱193.3 置乱度与图像质量214 水印的嵌入方案244.1 水印嵌入算 法254.2 水印提取算法265 实验及实验结果275.1 水印的嵌入实 验275.2 水印的提取实验285.3 攻击实验295.3.1 缩放295.3.2 噪声295.3.3 压缩305.3.4 剪切315.4 试验结果分析总结336 软件的详细介绍346.1 功能介绍346.2 登录窗口界面346.3 主要菜 单366.4 运行实例387 结论40参考文献41致谢42数字水印综合实验系统的设计与实现----灰度图像水印的嵌入与提取摘要：随着计算机和网络技术的飞速发展，数字图像、音频和视频产品愈来愈需要1种有效的版权保护方法。数字水印技术便是解决上述问题的关键技术之1。为了让更多 的人熟悉并快速掌握数字水印技术的基本理论和算法设计过程，设计1个数字水印综合实验系统是1个很好的解决方案。本文首先介绍了数字水印技术及其原理、特点、以及目前的应用状况，然后介绍如何利用约瑟夫置乱对水印图像进行置乱处理以加强水印的安全性，最后设计了1种水印嵌入与提取方案，并在此基础上设计1个水印图像和宿主图像都采用灰度图像的数字水印实验子系统。该系统主要完成灰度水印嵌入、灰度水印提取及灰度水印鲁棒性检测等实验。关键词：数字水印；图像置乱；离散小波变换；实验 Design and realization of digital watermark synthetic experiment system-----embedding and extracting of gray-scale image watermark Abstract: With the advent of the rapidly development of computer and network technology, many media, such as digital image, audio or video etc, need an effective solution urgently. Digital watermarking is a vital technology to solve foregoing problems. In order to let more people to master this technology rapidly, a perfect solution is to design a digital watermark synthetic experiment system. This thesis first introduce the theory, characteristic and application of digital watermarking, then present how to disorder the gray-scale image watermark using Josephus disorder algorithm for enhancing the security of watermark. At last this thesis brings forward a solution of watermarking embedding and extracting and designs a digital watermark experiment subsystem, in which both watermark image and host image are gray-scale image. This subsystem mainly realizes three experimentations: gray-scale watermark embedding, gray-scale

可编程数字系统设计基础

东南大学电工电子实验中心 实验报告 课程名称：数字逻辑电路实践 第六次实验 实验名称：可编程数字系统设计基础 院（系）：专业： 姓名：学号： 实验室: 实验组别： 同组人员：实验时间：09年12 月28 日评定成绩：审阅教师：

1、申请题目： 健身自行车控制器 设计一个健身房使用的健身自行车控制器。输入采用4*4键盘，显示采用4位数码管，其中最高位显示训练强度，低三位显示时间。 基本功能： 1.使用者骑上自行车时，控制器处于初始状态。按“F”键启动控制器，此时四位数码管显示”0000“。 2用户输入从0~9中的任意数字，以改变训练强度，按”E”键确认。选定的训练强度显示在数码管的最高位。 3训练强度选择完成之后，数码管低三位显示“0：00”。通过数字键盘输入数字，以决定训练的时间，输入时数字顺序是从左到右。如果输入正确，按下“E”键确认。如果使用者输错了时间，可以按“C ”清除，显示恢复“0：00”的状态。训练时间输入完成后，按下“F”键开始训练。此时4位数码管的低三位显示时间从设定的时间倒计时到“0：00”。在最后10s时，发光二极管亮1s暗1s.当计时到设定的时间，控制器恢复到初始状态，此时定时器显示“0：00”，训练强度为前面设定的值。 5、状态流程图： （下面图片位置不能改了，顺序换下） 系统工作状态流程

从图中看共有9个状态，借助前第六章的自行车状态编码，仍将其四位编码，依次往下，前八个状态的最高为均为0，仅最后一个状态码的最高位为1，状态编码标于图中。 2、 状态机设计思路： 画出其操作流程图并注明操作之间条件： 非F 键 0~9键 F 键 非E 键 E 键 任意键 0000 0001 0010

数字逻辑与数字系统设计习题参考答案

数字逻辑与数字系统设计 第1章习题解答 1.3 (1)86 (2)219 (3)106.25 (4)0.6875 1.4 (1)101111 (2)1001000 (3)100001l.11 (4)0.101 1.5 (1)(117)10=(165)8=(1110101)2=(75)16 (2)(3452)10=(6574)8=(1)2=(D7C)16 (3)(23768.6875)10=(56330.54)8=(.1011)2=(5CD8.B)16 (4)(0.625)10=(0.5)8=(0.101)2=(0.A)16 1.6 (1)(117)8=(1001111)2=(79)10 (2)(7456)8=(1)2=(3886)10 (3)(23765.64)8=(10 0111 1111 0101.1101)2=(10229.8125)10 (4)(0.746)8=(0.11111)2=(0.96875)10 1.7 (1) (9A)16=()2=(154)10 (2) (3CF6)16=(111)2=(15606)10 (3) (7FFE.6)16=(.011)2=(32766.375)10 (4) (0.C4)16=(0.110001)2=(0.765625)10 1-8 (1)(125)10=(0001)8421BCD (2)(7342)10=(0)8421BCD (3)(2018.49)10=(00011000.01001001)8421BCD (4)(0.785)10=(0.0)8421BCD 1.9 (1)(106)10=(1101010)2原码=反码=补码=01101010 (2)(-98)10=(-1100010)2 原码= 反码= 补码= (3)(-123)10=(-1111011)2 原码= 反码= 补码= (4)(-0.8125)10=(-0.1101)2 原码=1.1101000 反码=1.0010111 补码=1.0011000 1.10 (1)(104)10=(1101000)2 [1101000]补=01101000 (-97)10=(-1100001)2 [-1100001]补= + 01001111 01101000 + 00000111

数字电路实验计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

数字电路与系统设计课后习题答案

. 1.1将下列各式写成按权展开式： （352.6）10=3×102+5×101+2×100+6×10-1 （101.101）2=1×22+1×20+1×2-1+1×2-3 （54.6）8=5×81+54×80+6×8-1 （13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。 解：略 1.3二进制数00000000~11111111和0000000000~1111111111分别可以代表多少个数？解：分别代表28=256和210=1024个数。 1.4将下列个数分别转换成十进制数：（1111101000）2，（1750）8，（3E8）16 解：（1111101000）2=（1000）10 （1750）8=（1000）10 （3E8）16=（1000）10 1.5将下列各数分别转换为二进制数：（210）8，（136）10，（88）16 解：结果都为：（10001000）2 1.6将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16 解：结果都为（77）8 1.7将下列个数分别转换成十六进制数：（11111111）2，（377）8，（255）10 解：结果都为（FF）16 1.8转换下列各数，要求转换后保持原精度： 解：（1.125）10=（1.0010000000）10——小数点后至少取10位 （0010 1011 0010）2421BCD=（11111100）2 （0110.1010）余3循环BCD码=（1.1110）2 1.9用下列代码表示（123）10，（1011.01）2： 解：（1）8421BCD码： （123）10=（0001 0010 0011）8421BCD （1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD

数字电路及设计实验

常用数字仪表的使用 实验内容： 1.参考“仪器操作指南”之“DS1000操作演示”，熟悉示数字波器的使用。 2.测试示波器校正信号如下参数：（请注意该信号测试时将耦合方式设置为直流耦合。 峰峰值（Vpp），最大值（Vmax），最小值（Vmin）， 幅值（Vamp），周期（Prd），频率（Freq） 顶端值（Vtop），底端值（Vbase），过冲（Overshoot）, 预冲（Preshoot），平均值（Average），均方根值（Vrms），即有效值 上升时间（RiseTime），下降时间（FallTime），正脉宽（+Width）, 负脉宽（-Width），正占空比（+Duty），负占空比（-Duty）等参数。 3.TTL输出高电平>2.4V，输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低 电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V。 请采用函数信号发生器输出一个TTL信号，要求满足如下条件： ①输出高电平为3.5V，低电平为0V的一个方波信号； ②信号频率1000Hz； 在示波器上观测该信号并记录波形数据。

集成逻辑门测试（含4个实验项目） （本实验内容选作） 一、实验目的 （1）深刻理解集成逻辑门主要参数的含义和功能。 （2）熟悉TTL 与非门和CMOS 或非门主要参数的测试方法，并通过功能测试判断器件好坏。 二、实验设备与器件 本实验设备与器件分别是： 实验设备：自制数字实验平台、双踪示波器、直流稳压电源、数字频率计、数字万用表及工具； 实验器件：74LS20两片，CC4001一片，500Ω左右电阻和10k Ω左右电阻各一只。 三、实验项目 1．TTL 与非门逻辑功能测试 按表1-1的要求测74LS20逻辑功能，将测试结果填入与非门功能测试表中（测试F=1、0时，V OH 与V OL 的值）。 2．TTL 与非门直流参数的测试 测试时取电源电压V CC =5V ；注意电流表档次，所选量程应大于器件电参数规范值。 （1）导通电源电流I CCL 。测试条件：输入端均悬空，输出端空载。测试电路按图1-1（a ）连接。 （2）低电平输入电流I iL 。测试条件：被测输入端通过电流表接地，其余输入端悬空，输出空载。测试电路按图1-1（b ）连接。 （3）高电平输入电流I iH 。测试条件：被测输入端通过电流表接电源（电压V CC ），其余输入端均接地，输出空载。测试电路按图1-1（c ）连接。 （4）电压传输特性。测试电路按图1-2连接。按表1-2所列各输入电压值逐点进行测量，各输入电压值通过调节电位器W 取得。将测试结果在表1-2中记录，并根据实测数据，做出电压传输特性曲线。然后，从曲线上读出V OH ，V OL ，V on ，V off 和V T ，并计算V NH ，V NL 等参数。 表1-1 与非门功能测试表

数字电路与系统设计课后习题答案

1、1将下列各式写成按权展开式: (352、6)10=3×102+5×101+2×100+6×10-1 (101、101)2=1×22+1×20+1×2-1+1×2-3 (54、6)8=5×81+54×80+6×8-1 (13A、4F)16=1×162+3×161+10×160+4×16-1+15×16-2 1、2按十进制0~17的次序,列表填写出相应的二进制、八进制、十六进制数。 解:略 1、3二进制数00000000~11111111与0000000000~1111111111分别可以代表多少个数？解:分别代表28=256与210=1024个数。 1、4将下列个数分别转换成十进制数:(1111101000)2,(1750)8,(3E8)16 解:(1111101000)2=(1000)10 (1750)8=(1000)10 (3E8)16=(1000)10 1、5将下列各数分别转换为二进制数:(210)8,(136)10,(88)16 解:结果都为:(10001000)2 1、6将下列个数分别转换成八进制数:(111111)2,(63)10,(3F)16 解:结果都为(77)8 1、7将下列个数分别转换成十六进制数:(11111111)2,(377)8,(255)10 解:结果都为(FF)16 1、8转换下列各数,要求转换后保持原精度: 解:(1、125)10=(1、0010000000)10——小数点后至少取10位 (0010 1011 0010)2421BCD=(11111100)2 (0110、1010)余3循环BCD码=(1、1110)2 1、9用下列代码表示(123)10,(1011、01)2: 解:(1)8421BCD码: (123)10=(0001 0010 0011)8421BCD (1011、01)2=(11、25)10=(0001 0001、0010 0101)8421BCD (2)余3 BCD码 (123)10=(0100 0101 0110)余3BCD (1011、01)2=(11、25)10=(0100 0100、0101 1000)余3BCD 1、10已知A=(1011010)2,B=(101111)2,C=(1010100)2,D=(110)2 （1）按二进制运算规律求A+B,A-B,C×D,C÷D, （2）将A、B、C、D转换成十进制数后,求A+B,A-B,C×D,C÷D,并将结果与(1)进行比较。解:(1)A+B=(10001001)2=(137)10 A-B=(101011)2=(43)10 C×D=(111111000)2=(504)10 C÷D=(1110)2=(14)10 (2)A+B=(90)10+(47)10=(137)10 A-B=(90)10-(47)10=(43)10 C×D=(84)10×(6)10=(504)10 C÷D=(84)10÷(6)10=(14)10 两种算法结果相同。 1、11试用8421BCD码完成下列十进制数的运算。 解:(1)5+8=(0101)8421BCD+(1000)8421BCD=1101 +0110=(1 0110)8421BCD=13

verilog数字系统设计教程习题答案

verilog数字系统设计教程习题答案 第二章 1.Verilog HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用 Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 4.Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能 形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是 6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组 合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更有效，可以 综合50万门的电路，速度更快。今年初Ambit被Cadence公司收购，为此Cadence 放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公 司又开发了用于FPGA设计的综合软件，比较有名的有：Synopsys的FPGA Express，Cadence的Synplity， Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。

数字系统设计实验

多周期MIPS微处理器设计 一、实验目的 （1）、熟悉MIPS指令系统。 （2）、掌握MIPS多周期微处理器的工作原理和实现方法。 （3）、掌握控制器的微程序设计方法。 （4）、掌握MIPS多周期微处理器的测试方法。 （5）、了解用软件实现数字系统设计的方法。 二、实验任务 设计一个32位MIPS多周期微处理器，具体的要求如下： 1、至少运行下列的6类32条MIPS指令。 （1）、算术逻辑指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 （2）、逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 （3）、位移指令：SLL、SLLV、SRL、SRLV、SRA。 （4）、条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 （5）、无条件跳转指令：J、JR。 （6）、数据传送指令：LW、SW。 2、在XUP Virtex-2 Pro开发系统中实现该32位MIPS多周期微处理器，要求运行速度（CPU 工作时钟）大于25MHz。 三、实验设备 1、装有ISE、Modelsim SE和Chipscope Pro软件的计算机。 2、XUP Virtex-2 pro开发系统一套。 3、SVGA显示器一台。 四、MIPS指令简介 MIPS指令集具有以下特点： 1、简单的LOAD/STORE结构：所有的计算机类型的指令均从寄存器堆中读取数据并

把结果写入寄存器堆中，只有LOAD和STORE指令访问存储器。 2、易于流水线CPU的设计：MIPS指令集的指令格式非常规整，所有的指令均为32位，而且指令操作码在固定的位置上。 3、易于编译器的开发：一般来讲，编译器在编译高级语言程序时，很难用到复杂的指令，MIPS指令的寻址方式非常的简单，每条指令的操作也非常简单。 MIPS系统的寄存器结构采用标准的32位寄存器堆，共32个寄存器，标号为0-31。其中第0号寄存器永远为常数0。 CPU所支持的MIPS指令格式一共有3种，分别为R、I、J。R类型的指令从寄存器堆中读出两个源操作数，计算结果写回到寄存器堆；I类型的指令使用一共16为立即数作为源操作数；J类型的指令使用一共26位立即数作为跳转的目标地址(target address)。 MIPS的指令格式如图1所示，指令格式中OP(operation)是指令操作码；RS(register sourse)是源操作数的寄存器号；RD(register destination)是目标寄存器号；RT(register target)可以既是源寄存器号，又可以使目标寄存器号，由具体位置决定；FUNCT(function)可以被认为是扩展的操作码；SA(shift amount)由移位指令使用，定义移位位数。 I型中的Immediate是16为立即数。立即数型算术逻辑运算指令、数据传输指令和条件分支指令均采用这种形式。在立即数型算术逻辑运算指令、数据传送指令中，Immediate进行符号扩展至32位；而在条件分支指令中，Immediate先进行符号扩展至32位再左移2位。 在J形指令中26为target由JUMP指令使用，用于产生跳转的目标地址。 下面通过表格简单介绍本实验使用的MIPS核心指令。表1列出了本实验使用到的MIPS指令的格式和OP、FUNCT等简要信息。

《verilog_数字系统设计课程》(第二版)思考题答案

绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的