实验十二 数字系统综合设计
一. 实验目的
1.进一步提高独立分析问题和解决问题的能力。
2.掌握数字系统的分析和设计方法。
3.对数字集成电路的综合应用有进一步的认识和理解。
二. 设计题目：制作一个简易的电子秒表
功能要求:
（1） 具有两位数码显示。分别显示1/10秒和秒计数。
（2） 有两个按键分别控制启动（开始计时）/停止和清零。功能表如下：
三、概述：
要完成题目要求的电子秒表功能，系统应具有如下几部分电路：
1、 定时电路；题目要求最小计时单位为1/10秒，即100ms 。这部分电路必须能
准确的产生周期为
100ms （频率为10Hz ）的时钟信号。
2、 计时电路：题目要求系统具有两位显示器，分别显示秒和1/10秒信号。所以
本系统应具有两个十进制计数器，分别对定时信号进行计数，以产生1/10秒和秒计数。系统计数范围从0.0～9.9秒。
3、 显示译码驱动电路：将计数器的计数结果（BCD 码）通过译码器译成七段显示
码并驱动LED 数码管显示出来。
4、 控制电路：根据题目要求，本电子秒表应具有两个按键。其中一个控制秒表
的启/停，本按键应有自锁功能，按一次启动计时，再按一次停止计时。另一个按键控制清“0”，本按键不需自锁，按下时系统清“0”；放开时系统回复正常计时功能。系统电路结构框图如图1所示。
图1 系统结构框图
四、电路设计方案：
1、定时电路：系统的定时电路要求产生周期为100ms的时钟信号。根据我们学过的知识，
此电路可由下述几种方案实现：
方案1：用555定时器构成多谐振荡器。
定时器是电子秒表的核心，其作用是产生一个标准频率的脉冲信号。振荡频率的精度和稳定度决定了秒表的质量。图2采用集成电路555定时器与RC组成的多谐振荡器。输出的脉冲频率为f S=1/[(R1+2R2)C1ln2]，周期T=0.69（R1+2R2）C1。若参数选择：R1= K 、R2= K欧姆，C1=4.7 uF时，可以得到100毫秒脉冲信号。
图2 555多谐振荡器
方案2：可以由两个与非门与电阻电容组成基本多谐振荡器，如图3。电路中R1、R2的值应小于与非门的关门电阻R O F F，振荡器的周期取决于RC数值的大小，一般用改变电容C粗调频率，电阻R作细调元件。但这种方案精度不高，故很少采用。
图3 与非门多谐振荡器
方案3：采用石英晶体振荡器，如图4。应用它可得到一个稳定性极好、精度较高的时间信号源，但是其振荡频率较高需要多次分频才能得到所需频率。一般电子钟使用振荡频率为32768HZ的石英晶体，经15次二分频后可得到频率为1HZ的脉冲信号。但本设计需要10Hz频率信号采用32768HZ的晶振不好分频，可以采用1MHZ的晶振再进行分频。
图4 石英晶体振荡器
2、计时电路：本电路需要两位十进制加法计数器，对定时电路的时钟信号进行计数。可用
两片74LS160实现。74LS160是同步十进制加法计数器，其功能表如下：
应用两片74LS160组合级联可构成100进制计数器。其级联方式可分为串行进位方式和并行进位方式两种。串行进位方式接法如图5所示。
图5 串行进位方式连接图
在串行进位方式中，将高位的74LS160的CP与低位的进位端C相接，当低位计数器计满产生进位时就会给高位计数器一个脉冲，使高位计数器加1。
图6 并行进位方式连接图
并行进位方式接法如图6所示。它是将高低位计数器的CP接在一起并将低位计数器的进位C与高位计数器的EP接起来。当低位计数器尚未计满时，其进位端C输出低电平使高位计数器处于保持状态（不计数）；当低位计数器计满产生进位时，C输出高电平使高位计数器处于计数状态，定时脉冲一到高位计数器加1。同时低位计数器回零，C输出低电平，高位计数器又处于保持状态直到第二个进位脉冲的到来。
3、显示译码电路
显示译码电路根据显示器件的不同可有不同的器件选择，如74LS47（适合于驱动共阳接法的LED数码管）和74LS48（适合于驱动共阴接法的LED数码管），
其电路分别如图（７）、图（８）所示。
］
本实验提供的器件为共阳LED数码管，所以选用74LS47。
4控制电路。
系统要求具有清“０”和启／停按键。对于清零功能，根据计数器74LS160的功能表，我们知道，74LS160提供了清零引脚，只要将该引脚置低电平，计数器既实现清零功能。具体接法如图（９）。
对于启／停控制，我们从74LS160的功能表可知，当ET 端为低电平，计数器将处于保持状态（停止记数）。当ET 端为高电平且其他控制引脚均满足计数条件时，计数器才开始计数。我们可采用图１０的电路来实现启／停控制。当开关按下时，ET=“0”；放起时，ET=“1”。
五、应用EWB 电子仿真软件进行设计仿真。
1． 定时电路的仿真调试。
在计算机上运行ＥＷＢ并调出５５５定时器，并接成多谐振荡器。根据公式： ，确定电容Ｃ＝？ =R 1？ =R 2？ 。仿真运行达到预定目标，电路产生周期为100ms 的时钟信号。
2.计时及控制电路。
按并行进位方式接法，电路工作正常。按串行方式接法，结果出现了当低位计数到“９”时，高位立即显示“１”的情况。经分析，原来74LS160的进位Ｃ属于超前进位。当低位计数到“９”时，进位端即产生一从“０”到“１”的跳变。而74LS160的CP 输入端是上升沿有效的，此时高位的计数器即从“0000”变为“0001”了，所以出现 了“19”的显示结果。要解决这一问题，只需将进位信号取反，使其后沿变成上升沿就行了。经调试，电路符合设计目标，如图１１。
图11 改进后的串行进位示意图
3显示译码电路
按设计方案接线，电路逻辑正常。
六、实际电路的实现
使用实验室发给的电路接插版和元器件。根据仿真结果的电路图连接后，经过调试完成制作任务。电路图如下：
七、使用的器件和设备
（1）电路接插板2块
（2）74LS160 2块 74LS47 2块 555定时器 1块共阳数码管 2个电容、电阻、接线若干
（3）调试仪器:数电实验箱、示波器、信号发生器、频率计、万用表等。
八、总结。(每人应有自己的体会，下面只是一个示例)
在整个课程设计完后，总的感觉是：有收获。以前上课都是上一些最基本的东西，而现在却可以将以前学的东西作出有实际价值的东西。在这个过程中，我的确学得到很多在书本上学不到的东西，如：如何利用现有的元件组装得到设计要求，如何找到错误的原因，如何利用计算机来画图，怎样检测元件等等。但也遇到了不少的挫折，有时遇到了一个错误怎么找也找不到原因所在，找了老半天结果却是芯片的管脚接错了，有时更是忘接电源了。在学习中的小问题在课堂上不可能犯，在动手的过程中却很有可能犯。特别是在接电路时，一不小心就会犯错，而且很不容易检查出来。但现在回过头来看，还是挺有成就感的。
《管理信息系统》课程设计实验报告 课程名称：管理信息系统 指导老师： ******* 院系：商学院 专业班级： ******** 姓名： ******** 学号： ******** 实验日期： 2011.7.11 实验地点：一机房
《管理信息系统》课程设计任务书 一．课程设计目的及意义： 《管理信息系统》课程设计是在完成《管理信息系统》课程学习之后的一次实践性教 学，是本课程理论知识的一次综合运用。通过本课程设计，能够进一步加深对信息、信息系 统、管理信息系统等基础理论知识的理解，能初步掌握结构化的生命周期法、面向对象法等 系统工程方法，进一步加强熟练应用管理信息系统的操作技能，并能够借助于管理信息系统 解决实际问题。 二．课程设计要求： 1．本课程设计时间为一周。 2．本课程设计以教学班为单位进行上机操作及实验。 3．按照任务要求完成课程设计内容。 三．课程设计任务要求： 1．任务内容：进入山东轻工业学院主页，在“网络资源”区域进入“网络教学平台”，输入各自的用户名和密码（学生学号及密码），进入本网络教学平台系统，在充分熟悉本系统 的前提下，完成下列任务要求。 2．任务要求： ①按照课程讲解的系统分析步骤和理论对本系统进行系统分析。 ②绘制不少于 3 个的主要业务流程图。 ③描述上述主要业务流程图的逻辑处理功能。 ④分析本系统的优缺点，提出改进意见，并描述改进的逻辑处理功能，绘制业务流 程图。 四．课程设计评分标准： 按照《管理信息系统课程设计大纲》的要求，本课程 1 学分，采用百分制计分，其中 任务要求②占30 分，任务要求③占30 分，任务要求④占30 分，考勤及实践表现占10 分。五．本课程设计自2011 年 6 月 27 日至 2011 年 7 月 1 日。
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
系统设计实验报告——远程在线考试系统
目录软件需求说明书························1 引言··························· 1．1编写目的······················· 1．2背景························· 1．3定义························· 1．4参考资料······················· 2 程序系统的结构························ 3 程序设计说明·························
1引言 1．1编写目的 本文档的编写目的是为远程在线考试系统项目的设计提供： a．系统的结构、设计说明； b．程序设计说明； c. 程序（标识符）设计说明 1．2背景 随着网络技术的飞速发展，现在很多的大学及社会上其它的培训部门都已经开设了远程教育，并通过计算机网络实现异地教育。但是，远程教育软件的开发，就目前来说，还是处于起步的阶段。因此，构建一个远程在线考试系统，还是有很大的实际意义的。 根据用户提出的需求，本项目组承接该系统的开发工作 a．开发软件系统的名称：远程在线考试系统 b．本项目的任务提出者：福州大学软件学院 c．用户：各类大专院校学校、中小学校。 1．3定义 远程在线考试系统 远程在线考试系统是基于用Browser/Web模式下的，可以实现考试题库管理、多用户在线考试、自动阅卷功能的系统。
1．4参考资料 ?GB 8566 计算机软件开发规范 ?GB 8567 计算机软件产品开发文件编制指南?软件设计标准
实验1:用 Verilog HDL 程序实现乘法器 1实验要求: (1) 编写乘法器的 Veirlog HDL 程序. (2) 编写配套的测试基准. (3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证 (4) 注意乘法逻辑电路的设计. 2 试验程序： Module multiplier(input rst,input clk,input [3:0]multiplicand, input [3:0]multiplier,input start_sig,output done_sig,output [7:0]result); reg [3:0]i; reg [7:0]r_result; reg r_done_sig; reg [7:0]intermediate; always @ ( posedge clk or negedge rst ) if( !rst ) begin i<=4'b0; r_result<=8'b0; end else if(start_sig) begin case(i) 0: begin intermediate<={4'b0,multiplicand}; r_result<=8'b0; i<=i+1; end 1,2,3,4: begin if(multiplier[i-1]) begin r_result<=r_result+intermediate; end intermediate<={intermediate[6:0],1'b0}; i<=i+1; end 5: begin r_done_sig<=1'b1;
i<=i+1; end 6: begin r_done_sig<=1'b0; i<=1'b0; end endcase end assign result=r_done_sig?r_result:8'bz; assign done_sig=r_done_sig; endmodule3 测试基准： `timescale 1 ps/ 1 ps module multiplier_simulation(); reg clk; reg rst; reg [3:0]multiplicand; reg [3:0]multiplier; reg start_sig; wire done_sig; wire [7:0]result; /***********************************/ initial begin rst = 0; #10; rst = 1; clk = 1; forever #10 clk = ~clk; end /***********************************/ multiplier U1 ( .clk(clk), .rst(rst), .multiplicand(multiplicand), .multiplier(multiplier), .result(result), .done_sig(done_sig), .start_sig(start_sig) ); reg [3:0]i; always @ ( posedge clk or negedge rst ) if( !rst )
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
本科实验报告实验名称：电路仿真
实验1 叠加定理的验证 1.原理图编辑: 分别调出接地符、电阻R1、R2、R3、R4，直流电压源、直流电流源，电流表电压表（Group:Indicators, Family:VOLTMETER 或AMMETER）注意电流表和电压表的参考方向），并按上图连接； 2. 设置电路参数： 电阻R1=R2=R3=R4=1Ω，直流电压源V1为12V，直流电流源I1为10A。 3．实验步骤： 1）、点击运行按钮记录电压表电流表的值U1和I1； 2）、点击停止按钮记录，将直流电压源的电压值设置为0V，再次点击运行按钮记录电压表电流表的值U2和I2； 3）、点击停止按钮记录，将直流电压源的电压值设置为12V，
将直流电流源的电流值设置为0A，再次点击运行按钮记录电压表电流表的值U3和I3； 4.根据叠加电路分析原理,每一元件的电流或电压可以看成是每一个独立源单独作用于电路时，在该元件上产生的电流或电压的代数和。 所以，正常情况下应有U1=U2+U3,I1=I2+I3; 经实验仿真： 当电压源和电流源共同作用时，U1=-1.6V I1=6.8A. 当电压源短路即设为0V,电流源作用时，U2=-4V I2=2A 当电压源作用，电流源断路即设为0A时，U3=2.4V I3=4.8A
所以有U1=U2+U3=-4+2.4=-1.6V I1=I2+I3=2+4.8=6.8A 验证了原理 实验2 并联谐振电路仿真 2.原理图编辑: 分别调出接地符、电阻R1、R2，电容C1，电感L1，信号源V1，按上图连接并修改按照例如修改电路的网络标号； 3.设置电路参数： 电阻R1=10Ω，电阻R2=2KΩ，电感L1=2.5mH,电容C1=40uF。信号源V1设置为AC=5v，Voff=0，Freqence=500Hz。 4.分析参数设置： AC分析：频率范围1HZ—100MHZ，纵坐标为10倍频程，扫描
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
河北大学工商学院 课程设计 题目：操作系统课程设计 学部信息学部 学科门类电气信息 专业计算机 学号2011482370 姓名耿雪涛 指导教师朱亮 2013 年6月19日
主要内容 一、设计目的 通过模拟操作系统的实现，加深对操作系统工作原理理解，进一步了解操作系统的实现方法，并可练习合作完成系统的团队精神和提高程序设计能力。 二、设计思想 实现一个模拟操作系统，使用VB、VC、CB等windows环境下的程序设计语言，以借助这些语言环境来模拟硬件的一些并行工作。模拟采用多道程序设计方法的单用户操作系统，该操作系统包括进程管理、存储管理、设备管理、文件管理和用户接口四部分。 设计模板如下图： 注：本人主要涉及设备管理模块
三、设计要求 设备管理主要包括设备的分配和回收。 ⑴模拟系统中有A、B、C三种独占型设备，A设备1个，B设备2个，C设备2个。 ⑵采用死锁的预防方法来处理申请独占设备可能造成的死锁。 ⑶屏幕显示 注：屏幕显示要求包括：每个设备是否被使用，哪个进程在使用该设备，哪些进程在等待使用该设备。 设备管理模块详细设计 一、设备管理的任务 I/O设备是按照用户的请求，控制设备的各种操作，用于完成I/O 设备与内存之间的数据交换（包括设备的分配与回收，设备的驱动管理等），最终完成用户的I/O请求，并且I/O设备为用户提供了使用外部设备的接口，可以满足用户的需求。 二、设备管理函数的详细描述 1、检查设备是否可用（主要代码） public bool JudgeDevice(DeviceType type) { bool str = false; switch (type) { case DeviceType.a: {
xxxx计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名 Proteus下基本元件熟悉与使用班级____xxx________________________ 姓名____xxx________________________ 指导教师xx 日期 2017年11月
目录 一、实验目的 (22) 二、实验所用器件和仪表 (22) 三、实验内容 (22) 四、电路原理图 (33) 五、实验过程及数据处理 (33) 六实验数据分析与小结 (33) 七实验心得体会 (44) 一、实验目的 1、掌握Proteus软件安装与使用，熟悉Proteus下选择元器件、绘制仿真电路并进行仿真、观察和数据记录 2、掌握TTL与非门的构成。 二、实验所用器件和仪表 1、NPN三极管 2、逻辑调试端子 3、电阻 三、实验内容 1、Proteus的基本使用 2、利用二/三极管搭建TTL与非门，测量并记录其工作
四、电路原理图 五、实验过程及数据处理 根据电路图连接电路 根据真值表中各项预定义数值利用电路求出输出值 六实验数据分析与小结 根据试验中得出来的数据可以发现，该实验中链接的电路实现的是一个或非门电路，通过几个简单的三极管就实现了一个或非门电路的构建
七实验心得体会 通过一个简单的或非门电路的链接，充分了解了Proteus下基本元件的使用，使电路更加清晰，形象的展现在我们面前
xxxx计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名基本门电路与分立元件使用 班级_______xxx_____________________ 姓名_______xxx_____________________ 指导教师xx 日期 17/11
实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20（双四输入与非门） 仿真结果 二、 或非门逻辑功能的测试 74LS02（四二输入或非门） 仿真结果： 三、与或非门逻辑功能的测试 74LS51（双二、三输入与或非门） 仿真结果： 四、异或门逻辑功能的测试 74LS86（四二输入异或 门）各一片 仿真结果： 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ； 2. 用一片74LS86设计 一个四位奇偶校验电路； 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证
的逻辑功能 4.思考题 （1）用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 （2）用一片74LS153接成两位四选一数据选择器； （3）用一片74LS153一片74LS00和接成一位全加器 （1）设计一个有A、B、C三位代码输入的密码锁（假设密码是011），当输入密码正确时，锁被打开（Y1=1），如果密码不符，电路发出报警信号（Y2=1）。 以上四个小设计任做一个，多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试（下降沿） Q=0 Q=0略
3.思考题： （1） （2） （3）略 实验四寄存器与计数器 1.右移寄存器（74ls74 为上升沿有效） 2.3位异步二进制加法，减法计数器（74LS112 下降沿有效） 也可以不加数码显示管 3.设计性试验 （1）74LS160设计7进制计数器（74LS160 是上升沿有效，且异步清零，同步置数）若采用异步清零： 若采用同步置数： （2）74LS160设计7进制计数器 略 （3）24进制 83进制 注意：用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
成都理工大学实验报告 课程名称：数字通信原理 姓名：__________________学号：______________ 成绩：____ ___ 实验三Matlab的数字调制系统仿真实验（参考） 1 数字调制系统的相关原理 数字调制可以分为二进制调制和多进制调制，多进制调制是二进制调制的推广，主要讨论二进制的调制与解调，简单讨论一下多进制调制中的差分相位键控调制（M-DPSK）。 最常见的二进制数字调制方式有二进制振幅键控（2-ASK）、移频键控（2-FSK）和移相键控（2-PSK 和2-DPSK）。下面是这几种调制方式的相关原理。 1.1 二进制幅度键控（2-ASK） 幅度键控可以通过乘法器和开关电路来实现。载波在数字信号1 或0 的控制下通或断，在信号为1 的状态载波接通，此时传输信道上有载波出现；在信号为0 的状态下，载波被关断，此时传输信道上无载波传送。那么在接收端我们就可以根据载波的有无还原出数字信号的1 和0。 幅移键控法(ASK)的载波幅度是随着调制信号而变化的，其最简单的形式是，载波在二进制调制信号控制下通断，此时又可称作开关键控法(OOK)。多电平MASK调制方式是一种比较高效的传输方式，但由于它的抗噪声能力较差，尤其是抗衰落的能力不强，因而一般只适宜在恒参信道下采用。 2-ASK 信号功率谱密度的特点如下： （1）由连续谱和离散谱两部分构成；连续谱由传号的波形g(t)经线性调制后决定，离散谱由载波分量决定； （2）已调信号的带宽是基带脉冲波形带宽的二倍。 1.2 二进制频移键控（2-FSK） 数字频率调制又称频移键控（FSK），二进制频移键控记作2FSK。数字频移键控是用载波的频率来传送数字消息，即用所传送的数字消息控制载波的频率。2FSK
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
福建农林大学计算机与信息学院 实验报告 课程名称：软件设计与体系结构 姓名：陈宇翔 系：软件工程系 专业：软件工程 年级：2007 学号：070481024 指导教师：王李进 职称：讲师 2009年12月16日
实验项目列表
福建农林大学计算机与信息学院实验报告 学院：计算机与信息学院专业：软件工程系年级：2007 姓名：陈宇翔 学号：070481024 课程名称：软件设计与体系结构实验时间：2009-10-28 实验室田实验室312、313计算机号024 指导教师签字：成绩： 实验1：ACME软件体系结构描述语言应用 一、实验目的 1）掌握软件体系结构描述的概念 2）掌握应用ACMESTUDIO工具描述软件体系结构的基本操作 二、实验学时 2学时。 三、实验方法 由老师提供软件体系结构图形样板供学生参考，学生在样板的指导下修改图形，在老师的指导下进行软件体系结构描述。 四、实验环境 计算机及ACMESTUDIO。 五、实验内容 利用ACME语言定义软件体系结构风格，修改ACME代码，并进行风格测试。 六、实验操作步骤 一、导入Zip文档 建立的一个Acme Project，并且命名为AcmeLab2。如下图：
接着导入ZIP文档，导入完ZIP文档后显示的如下图： 二、修改风格 在AcmeLab2项目中,打开families下的TieredFam.acme.如下图： 修改组件外观 1. 在组件类型中，双击DataNodeT; 在其右边的编辑器中，将产生预览；选择Modify 按钮，将打开外观编辑器对话框。 2. 首先改变图形：找到Basic shape section，在Stock image dropdown menu中选 择Repository类型. 3. 在Color/Line Properties section修改填充颜色为深蓝色。 4. 在颜色对话框中选择深蓝色，并单击 [OK]. 5. 修改图形的边框颜色为绿色 7. 单击Label tab，在Font Settings section, 设置字体颜色为白色,单击[OK] 产生的图形如下图：
数字逻辑与CPU 仿真实验报告 姓名： 班级： 学号：
仿真实验 摘要：Multisim是Interactive Image Technologies公司推出的以Windows为基础的仿真工具，具有丰富的仿真分析能力。本次仿真实验便是基于Multisim软件平台对数字逻辑电路的深入研究，包括了对组合逻辑电路、时序逻辑电路中各集成元件的功能仿真与验证、对各电路的功能分析以及自行设计等等。 一、组合逻辑电路的分析与设计 1、实验目的 （1）掌握用逻辑转换器进行逻辑电路分析与设计的方法。 （2）熟悉数字逻辑功能的显示方法以及单刀双掷开关的应用。 （3）熟悉字信号发生器、逻辑分析仪的使用方法。 2、实验内容和步骤 （1）采用逻辑分析仪进行四舍五入电路的设计 ①运行Multisim，新建一个电路文件，保存为四舍五入电路设计。 ②在仪表工具栏中跳出逻辑变换器XLC1。 图1-1 逻辑变换器以及其面板 ③双击图标XLC1，其出现面板如图1-1所示 ④依次点击输入变量，并分别列出实现四舍五入功能所对应的输出状态（点击输出依 次得到0、1、x状态）。 ⑤点击右侧不同的按钮，得到输出变量与输入变量之间的函数关系式、简化的表达式、 电路图及非门实现的逻辑电路。 ⑥记录不同的转换结果。
（2）分析图1-2所示代码转换电路的逻辑功能 ①运行Multisim，新建一个电路文件，保存为代码转换电路。 ②从元器件库中选取所需元器件，放置在电路工作区。 ?从TTL工具栏选取74LS83D放置在电路图编辑窗口中。 ?从Source库取电源Vcc和数字地。 ?从Indictors库选取字符显示器。 ?从Basic库Switch按钮选取单刀双掷开关SPD1，双击开关，开关的键盘控制设 置改为A。后面同理，分别改为B、C、D。 图1-2 代码转换电路 ③将元件连接成图1-2所示的电路。 ④闭合仿真开关，分别按键盘A、B、C、D改变输入变量状态，将显示器件的结果填 入表1-1中。 ⑤说明该电路的逻辑功能。 表1-1 代码转换电路输入输出对应表
****大学 实验报告 课程名称：基于FPGA的现代数字系统设计 实验名称：基于HDL十进制计数显示系统设置 姓名： 学号: 班级： 指导教师： ****大学信息工程学院制
基于HDL十进制计数显示系统设置 一、实验要求 1．设计具有异步复位，同步使能的十进制计数器，其计数结果通过七段数码管，发光二极管等进行显示。 2．主要设计的模块有十进制计数模块和数码管驱动模块以及消抖模块。 3．需要将按键输入的时钟,然后通过消抖模块消抖后，再输出至后续使用。 4．共阴极数码管驱动。 二、实验原理 本次的设计是一个具有数显输出的十进制计数器。示意图如2.1所示。 图2.1 七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。 显示译码器，用HDL语言判断CLK的上升沿信号，每次收到一次上升沿信号，计数器的值加一并显示在数码管上，所以本次实验会将十进制计数与七段数码管的显示分别写在两个模块里面。 系统模块划分及引脚连线图如下：
三、实验步骤（设计输入） 1．十进制计数器模块 module cnt10(clk,clr,ena,sum,cout); input clk,clr,ena; output [3:0] sum; output cout; reg [3:0] sum; reg cout; always @ (posedge clk or posedge clr) if(clr==1) begin sum <= 4'b0000; cout<= 1'b0;end else if(ena==1'b1) if(sum==4'b1001) begin sum <= 4'b0000; cout<= 1'b1; end else begin sum <= sum+1; cout<= 1'b0; end else begin sum <= sum; cout<= cout; end Endmodule 程序主要思路是用always等待clk与clr的上升沿信号，因为是异步清零所以在always 中也要等待clr的清零信号。用if语句判断clr信号，为1则清零。判断ena信号，为1进行计数操作，为0输出保持不变。计数中，判断sum的值如果为9时，进行进位操作，并将sum值赋值为0 2．数码管驱动模块 module led7 (sum ,out ); input [3:0] sum; output [6:0] out; reg [6:0] out ; always @(sum) begin out = {7{1'b0}};
操作系统课程设计报告 班级： 团队成员：
目录 ................................................................................................................ 错误！未定义书签。 一、实验要求：建立线程系统................................................................... 错误！未定义书签。 1.1Task 2.1实现文件系统调用 (3) 1.1.1题目要求 (3) 1.1.2题目分析与实现方案 (3) 1.1.3关键点与难点 (4) 1.1.4实现代码 (4) 1.2 Task 2.2 完成对多道程序的支持 (5) 1.2.1题目要求 (5) 1.2.2题目分析与实现方案 (5) 1.2.3关键点与难点 (6) 1.2.4实现代码 (7) 1.3 Task 2.3 实现系统调用 (7) 1.3.1题目要求 (7) 1.3.2题目分析与实现方案 (8) 1.3.3关键点与难点 (9) 1.3.4实现代码 (9) 1.4 Task 2.4 实现彩票调度 (10) 1.4.1题目要求 (10) 1.4.2题目分析与实现方案 (10) 1.4.3关键点与难点 (11) 1.4.4实现代码 (11) 二、测试结果............................................................................................ 2错误！未定义书签。
数字电路仿真实验报告 班级通信二班姓名：孔晓悦学号：10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交. 文件命名规则如“通1_王五_学号” 一、实验目的 1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使 用方法。 2. 掌握用中规模继承电路构成逻辑电路的设计方法。 3. 了解EDA软件平台Quartus II的使用方法及主要功能。 二、预习要求 1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。 2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。 3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。 三、实验基本原理 1．译码器 译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。译码器按功能可分为两大类，即通用译码器和显示译码器。通用译码器又包括变量译码器和代码变换译码器。 变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。 这种译码器可称为唯一地址译码器。如3线—8线、4线—16线译码器等。 显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。如BCD-七段显示译码器等。 2．数据选择器 数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。一般数据选择器有n 个地址输入端，2n错误!未找到引用源。个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。 3．计数器 计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。 74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。 四、实验内容
数字系统的设计与实验实验报告 1 2020年4月19日
数字系统的设计与实验 学院： 专业： 班级： 学号： 姓名 指导老师 2020年4月19日
年12月 10 日 实验一原码反码发生器 一实验目的： 1、掌握组合逻辑电路的基本设计方法。 2、学习波形仿真的方法。 3、加深对最简单的二进制原码、反码的理解，灵活运用基本的逻辑 门。 二实验内容 1、设计的电路应具备以下功能： A．包含如下端口： 一个选择信号端口，一个8位二进制输入端口，一个原码/反码输出端口。 B. 选择信号的逻辑状态为0时输出原码；逻辑状态为1时输出反码。 2、完成电路设计。 3、对设计的正确性进行验证。 1 2020年4月19日
三实验要求 1、列出所要实现的功能的真值表。 输入端口输出端口 cin(十六进制) Fin cout 01H 0 01H 02H 1 FDH 03H 0 03H 04H 1 FBH 05H 0 05H 06H 1 F9H 07H 0 07H 08H 1 F7H 2、画出电路的逻辑图。 3、编写用VHDL语言描述的源程序。 library ieee; use ieee.std_logic_1164.all; entity shiyan1 is port (cin : in std_logic_vector(7 downto 0); 2 2020年4月19日
fin : in std_logic; cout: out std_logic_vector(7 downto 0)); end shiyan1; architecture behave of shiyan1 is begin process(fin) begin case fin is when '1' => cout <= not cin; when '0' => cout <= cin; when others => null; end case; end process; end behave; 4、在MAX 软件平台上完成编译和功能仿真。 一、信号端口为0时 3 2020年4月19日