课后习题答案 1.1 为什么经典物理无法准确描述电子的状态？在量子力学 中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。然而，电子和光子是微观粒子，具有波粒二象性。因此，经典物理无法准确描述电子的状态。 在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率ω和波矢建立联系的，即 c h p h E ====υω υ 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率ω和波矢。 1.2 量子力学中用什么来描述波函数的时空变化规律？ 解：波函数ψ是空间和时间的复函数。与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。如果用()t r ,ψ表示粒子的德布洛意波的振幅，以()()()t r t r t r ,,,2 ψψψ*=表示波的强度，那么，t 时刻在r 附近的小体积元z y x ???中检测到粒子的概率正比于()z y x t r ???2,ψ。
1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。 解：如图1.3所示，从能带的观点 来看，半导体和绝缘体都存在着禁 带，绝缘体因其禁带宽度较大 (6~7eV)，室温下本征激发的载流子 近乎为零，所以绝缘体室温下不能 导电。半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。所以半导体在室温下就有一定的导电能力。而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。 1.4 为什么说本征载流子浓度与温度有关？ 解：本征半导体中所有载流子都来源于价带电子的本征激发。由此产生的载流子称为本征载流子。本征激发过程中电子和空穴是同时出现的，数量相等，i n p n ==00。对于某一确定的半导体材料，其本征载流子浓度为kT E V C i g e N N p n n ==002 式中，N C ，N V 以及Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。 1.5 什么是施主杂质能级？什么是受主杂质能级？它们有何异同？
课后习题答案 1.1 为什么经典物理无法准确描述电子的状态？在量子力学 中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。然而，电子和光子是微观粒子，具有波粒二象性。因此，经典物理无法准确描述电子的状态。 在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率ω和波矢k 建立联系的，即 k n c h p h E ====υ ω υ 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率ω和波矢k 。 1.2 量子力学中用什么来描述波函数的时空变化规律？ 解：波函数ψ是空间和时间的复函数。与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。如果用()t r ,ψ表示粒子的德布洛意波的振幅，以 ()()()t r t r t r ,,,2 ψψψ*=表示波的强度，那么，t 时刻在r 附近的小体 积元z y x ???中检测到粒子的概率正比于()z y x t r ???2,ψ。
1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。 解：如图1.3所示，从能带的观点来看，半导体和绝缘体都存在着禁带，绝缘体因其禁带宽度较大(6~7eV)，室温下本征激发的载流子近乎为零，所以绝缘体室温下不 能导电。半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。所以半导体在室温下就有一定的导电能力。而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。 1.4 为什么说本征载流子浓度与温度有关？ 解：本征半导体中所有载流子都来源于价带电子的本征激发。由此产生的载流子称为本征载流子。本征激发过程中电子和空穴是同时出现的，数量相等，i n p n ==00。对于某一确定的半导体材料，其本征载流子浓度为kT E V C i g e N N p n n ==002 式中，N C ，N V 以及Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。 1.5 什么是施主杂质能级？什么是受主杂质能级？它们有何异同？
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目） 15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题 目） 16、请描述一下国内的工艺现状。（仕兰微面试题目）
设计流程 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门 级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选 择上面的三种仿真工具均可。 6、STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证 这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。 Backend design flow后端设计流程： 1、DFT Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler
第一章 思考题： 1.1简单解释原子能级和晶体能带之间的联系和区别。 答：在孤立原子中，原子核外面的电子受到这个原子核所带正电荷的作用，按其能量的大小分布在不同的电子轨道上绕核运转。 原子中不同轨道上电子能量的大小 用彼此有一定间隔的横线段组成的 能级图来表示（见图1.1b）。能级的 位置越高，表示该能级上电子的能量 就越大。原子结合成晶体后，一个原 子核外的电子除了受到这个原子核 所带正电荷以及核外电子所带负电 荷的作用以外，还要受到这个原子周 围其它原子所带正负电荷的作用。也 就是说，晶体中的电子是在原子核的 正电荷形成的周期性势场中作如图 1.1（a）中箭头所示的共有化运动。 正因为如此，原来描述孤立原子中电 子能量大小的能级就被分裂成为一 系列彼此相距很近的准连续的能级， 其形状好似一条条反映电子能量大小的带子，故称之为能带，见图1.1（b）。 1.2以硅为例，解释什么是施主杂质和施主能级？什么是受主杂质和受主能级？ 答：以硅为例，见图1.2（a）， 如果在单晶硅中掺入Ⅴ族元素 的杂质磷（P+），磷原子()P将 取代Ⅳ族的硅(Si)原子的位置 而成为所谓的施主杂质。因为 磷原子外层有五个价电子，它 和周围的四个硅原子形成共价 键后还多出一个电子，这个多 余的电子受到磷原子核的微弱 束缚力而绕着该原子核做一定 半径的圆周运动，它只需要吸 收很小的能量（百分之几个电 子伏特）就能挣脱磷原子核的 束缚而成为可以在整个晶体中 运动的准自由电子，原来的磷 原子则成为了磷离子()+P，称 之为正电中心。从电子能量大小的观点来看，导带底能量E C表示导带中速度为零的电子所
三种管子的工作原理、符号、结构、电流电压方程、电导、跨导、频率 然后还有集边效应，二次击穿 双极型晶体管： 发射极电流集边效应： （1）定义：由于p-n 结电流与结电压的指数关系，发射结偏压越高，发射极边缘处的电流较中间部位的电流越大 （2）原因：基区体电阻的存在引起横向压降所造成的 （3）影响：增大了发射结边缘处的电流密度，使之更容易产生大注入效应或有效基区扩展效应，同时使发射结面积不能充分利用 （4）限制：限制发射区宽度，定义发射极中心到边缘处的横向压降为kT /q 时所对应的发射极条宽为发射极有效宽度，记为2S eff 。S eff 称为有效半宽度。 发射极有效长度 ： （1）定义：沿极条长度方向，电极端部至根部之间压降为kT/q 时所对应的发射极长度称为发射极有效长度 （2）作用：类似于基极电阻自偏压效应，但沿Z 方向，作用在结的发射区侧 二次击穿和安全工作区： （1）现象：当晶体管集电结反偏增加到一定值时，发生雪崩击穿，电流急剧上升。当集电结反偏继续升高，电流I c 增大到某—值后,cb 结上压降突然降低而I c 却继续上升，即出现负阻效应。 （2）分类： 基极正偏二次击穿（I b >0）、零偏二次击穿和（I b =0）、反偏二次击穿（I b <0）。 （3）过程：①在击穿或转折电压下产生电流不稳定性； ②从高电压区转至低电压区，即结上电压崩落，该击穿点的电阻急剧下降； ③低压大电流范围：此时半导体处于高温下，击穿点附近的半导体是本征型的； ④电流继续增大，击穿点熔化，造成永久性损坏。 （4）指标：在二次击穿触发时间t d 时间内，消耗在晶体管中的能量 ?=d t SB IVdt E 0 称为二次击穿触发能量（二次击 穿耐量）。晶体管的E SB （二次击穿触发功率P SB )越大，其抗二次击穿能力越强。 （5）改善措施： 1、电流集中二次击穿 ①由于晶体管内部出现电流局部集中，形成“过热点”，导致该处发生局部热击穿。
“微电子器件”课程复习题 一、填空题 1、若某突变PN 结的P 型区的掺杂浓度为163 A 1.510cm N -=?，则室温下该区的平衡多子浓度p p0与平衡少子浓度n p0分别为（ ）和（ ）。 2、在PN 结的空间电荷区中，P 区一侧带（负）电荷，N 区一侧带（正）电荷。内建电场的方向是从（N ）区指向（P ）区。 3、当采用耗尽近似时，N 型耗尽区中的泊松方程为（ ）。由此方程可以看出，掺杂浓度越高，则内建电场的斜率越（ ）。 4、PN 结的掺杂浓度越高，则势垒区的长度就越（短），内建电场的最大值就越（大），内建电势V bi 就越（大），反向饱和电流I 0就越（小），势垒 电容C T 就越（ ），雪崩击穿电压就越（低）。 5、硅突变结内建电势V bi 可表为（ ），在室温下的典型值为 （0.8）伏特。 6、当对PN 结外加正向电压时，其势垒区宽度会（减小），势垒区的势垒 高度会（降低）。 7、当对PN 结外加反向电压时，其势垒区宽度会（变宽），势垒区的势垒 高度会（增高）。 8、在P 型中性区与耗尽区的边界上，少子浓度n p 与外加电压V 之间的关 系可表示为（ ）。若P 型区的掺杂浓度173A 1.510cm N -=?，外加电压V = 0.52V ，则P 型区与耗尽区边界上的少子浓度n p 为（ ）。 9、当对PN 结外加正向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（高）；当对PN 结外加反向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（低）。 10、PN 结的正向电流由（空穴扩散Jdp ）电流、（电子扩散电流Jdn ）电流和（势垒区复合电流Jr ）电流三部分所组成。 11、PN 结的正向电流很大，是因为正向电流的电荷来源是（多子）；PN 结的反向电流很小，是因为反向电流的电荷来源是（少子）。 12、当对PN 结外加正向电压时，由N 区注入P 区的非平衡电子一边向前扩散，一边（复合）。每经过一个扩散长度的距离，非平衡电子浓度降到原来的（ ）。 13、PN 结扩散电流的表达式为（ ）。这个表达式在正 向电压下可简化为（ ），在反向电压下可简化为（ ）。 14、在PN 结的正向电流中，当电压较低时，以（复合）电流为主；当电 压较高时，以（扩散）电流为主。 15、薄基区二极管是指PN 结的某一个或两个中性区的长度小于（少子扩 散长度）。在薄基区二极管中，少子浓度的分布近似为（线性）。
考试科目832微电子器件考试形式笔试（闭卷） 考试时间180分钟考试总分150分 一、总体要求 主要考察学生掌握“微电子器件”的基本知识、基本理论的情况，以及用这些基本知识和基本理论分析问题和解决问题的能力。 二、内容 1．半导体器件基本方程 1）半导体器件基本方程的物理意义 2）一维形式的半导体器件基本方程 3）基本方程的主要简化形式 2．PN结 1）突变结与线性缓变结的定义 2）PN结空间电荷区的形成
4）耗尽区宽度、内建电场与内建电势的计算5）正向及反向电压下PN结中的载流子运动情况6）PN结的能带图 7）PN结的少子分布图 8) PN结的直流伏安特性 9）PN结反向饱和电流的计算及影响因素 10）薄基区二极管的特点
11）大注入效应 12）PN结雪崩击穿的机理、雪崩击穿电压的计算及影响因素、齐纳击穿的机理及特点、热击穿的机理13）PN结势垒电容与扩散电容的定义、计算与特点 14）PN结的交流小信号参数与等效电路 15）PN结的开关特性与少子存储效应
2）基区输运系数与发射结注入效率的定义及计算 3）共基极与共发射极直流电流放大系数的定义及计算 4）基区渡越时间的概念及计算 5）缓变基区晶体管的特点 6）小电流时电流放大系数的下降 7）发射区重掺杂效应 8）晶体管的直流电流电压方程、晶体管的直流输出特性曲线图
9）基区宽度调变效应 10）晶体管各种反向电流的定义与测量 11）晶体管各种击穿电压的定义与测量、基区穿通效应12）方块电阻的概念及计算
13）晶体管的小信号参数 14）晶体管的电流放大系数与频率的关系、组成晶体管信号延迟时间的四个主要时间常数、高频晶体管特征频率的定义、计算与测量、影响特征频率的主要因素
微电子器件 钟智勇 办公室：<微电子楼>217室 电话：83201440 E mail: zzy@https://www.doczj.com/doc/d717941769.html, -mail:zzy@uestc edu cn 8:00--10:00 周二晚上8:00 答疑时间：周二晚上 答疑时间：
教材与参考书 1、教材与参考书 教材： 教材 微电子器件（第3版），陈星弼，张庆中，2011年 参考书 参考书： 1.半导体器件基础，B.L.Anderson, R.L.Anderson, 清华大学出版社，2008年 2.半导体器件基础，Robert F. Pierret, 电子工业出版社，2004年 2半导体器件基础Robert F Pierret电子工业出版社 3.集成电路器件电子学（第三版），Richard S. Muller,电子工业出版社， 2004年 4.半导体器件物理与工艺（第二版），施敏，苏州大学出版社，2002年 5.半导体物理与器件（第三版），Donald A. Neamen, 清华大学出版社， 2003年 6. Physics of Semiconductor Devices( 3th Edition), S M Sze, Wiley- Interscience, 2007
2、学时、成绩构成与考核 总学时数：72学时 其中课堂讲授：60学时，实验：12 学时 成绩构成： 70分期中考试：分平时：10分实验：10 期末考试：70 分、期中考试：10分、平时：10 分、实验：10 分考试形式：闭卷考试
3、课程要求 1、网上只公布教材的标准课件与参阅资料，请做好笔记！ 网址：网络学堂：http://222.197.183.243/wlxt/course.aspx?courseid=0311下载密码i 下载密码：micro 2、请带计算器与作业本上课！ 请带计算器与作业本上课！ 3、鼓励学生学习，以下情况加分（最高加分为5分）： 鼓励学生学习以下情况加分（最高加分为 3.1 完成调研作业并在期末做presentation(ppt)者 3.2 在黑板上完成课堂练习者 3.3 指出教材错误及对教学/教材提出建设性意见者
一、综合的概念 用verilog或者vhdl设计电路，需要将语言描述转换为电路图描述，即用芯片制造商提供的基本电路单元（综合库）实现我们用硬件描述语言（verilog或vhdl）描述的（RTL级）电路的功能，这个过程就称为综合。 1.综合的步骤 ●转译（Translation）：读入电路的RTL级描述，将语言转译成每条语句所对应的功能块 以及功能块之间的拓扑结构，这一过程的结果是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。 ●优化（optimization）：基于所施加的一定时序和面积的约束条件，综合器按照一定的算 法对转译结果作逻辑重组和优化。 ●映射（mapping）：根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库 （Target Technology）中搜索符合条件的单元来构成实际电路。 由芯片制造商（Foundry）提供的工艺库，是一系列的基本单元，如与非、或非、反相器、锁存器、触发器、选择器等等。对这些单元的电气可以进行描述，例如：单元的面积、输入电容。输出端的驱动能力、单元的逻辑能力、单元的时序等等。综合的目标就是用工艺库文件提供的这些单元来实现用RTL代码描述的逻辑功能，并满足设计者提出的面积和时序要求。 2.对设计者的要求 一个合格的设计者，应该能够在自己脑子里再现“转译”这个过程，即清楚自己用HDL 语言所构造的电路结构是什么样子的。写代码时，请时刻记住三个准则： “think hardware”：要时刻想着代码所描述的电路结构，熟悉不同代码的结构，清楚通过综合能获得怎样的硬件实现，这个是芯片设计者所必须具备的素质。同时必须记住，综合器无法帮助用户实现功能，无法做算法或功能的优化，而只能够在已有功能的基础上按照用户的要求选择较优的实现。 “think synchronous”：要时刻关心电路的同步问题。同步电路设计的有点在于系统中信号流的可预见性，因此避免了诸如时序设定和实现上的困难。在综合时，如果将同步或一部时序设计混合在一起，采用同样的约束条件，有可能导致最后的结果和预期的不一致，因此为确保综合前后的设计在功能上的一致，设计中应尽可能使用同步电路，或者将设计中同步的部分和异步的部分分成不同的模块，采用不同的综合方法。此外，一个大的设计可能存在两个或者两个以上的时钟，最好将不同的时钟域（clock domain）划分为不同的模块，便于简化综合时时序约定的设定。 “think RTL”：要清楚寄存器构造、电路拓扑及寄存器之间的功能部分。可综合的设计是我们通常说的RTL（Register Transfer Level）级，从电路上可知，就是描述电路中寄存器的机构和寄存器之间的功能实现。而综合工具需要做的就是将以确定的寄存器之间的逻辑加以优化。因此寄存器的分配是获得好的设计的关键。 二、Design Complier简介 DC所提供的功能包括： ●层次化的综合（如由上而下或由下而上的综合策略） ●全面（full）和递进式（Incremental）的综合方法 ●针对复杂的触发器和锁存器的优化时序 ●I/O脚的插入和优化
重点与难点 第1章半导体器件基本方程 一般来说要从原始形式的半导体器件基本方程出发来求解析解是极其困难的，通常需要先对方程在一定的具体条件下采用某些假设来加以简化，然后再来求其近似解。随着半导体器件的尺寸不断缩小，建立新解析模型的工作也越来越困难，一些假设受到了更大的限制并变得更为复杂。简化的原则是既要使计算变得容易，又要能保证达到足够的精确度。如果把计算的容易度与精确度的乘积作为优值的话，那么从某种意义上来说，对半导体器件的分析问题，就是不断地寻找具有更高优值的简化方法。要向学生反复解释，任何方法都是近似的，关键是看其精确程度和难易程度。此外，有些近似方法在某些条件下能够采用，但在另外的条件下就不能采用，这会在后面的内容中具体体现出来。 第2章PN结 第2.1节PN结的平衡状态 本节的重点是PN结空间电荷区的形成、内建电势的推导与计算、耗尽区宽度的推导与计算。 本节的难点是对耗尽近似的理解。要向学生强调多子浓度与少子浓度相差极其巨大，从而有助于理解耗尽近似的概念，即所谓耗尽，是指“耗尽区”中的载流子浓度与平衡多子浓度或掺杂浓度相比可以忽略。
第2.2节PN结的直流电流电压方程 本节的重点是对PN结扩散电流的推导。讲课时应该先作定性介绍，让学生先在大脑中建立起物理图象，然后再作定量的数学推导。当PN结上无外加电压时，多子的扩散趋势正好被高度为qV bi的势垒所阻挡，电流为零。外加正向电压时，降低了的势垒无法阻止载流子的扩散，于是构成了流过PN结的正向电流。正向电流的电荷来源是P区空穴和N区电子，它们都是多子，所以正向电流很大。外加反向电压时，由于势垒增高，多子的扩散变得更困难。应当注意，“势垒增高”是对多子而言的，对各区的少子来说，情况恰好相反，它们遇到了更深的势阱，因此反而更容易被拉到对方区域去，从而构成流过PN结的反向电流。反向电流的电荷来源是少子，所以反向电流很小。 本节的难点是对有外加电压时势垒区两旁载流子的运动方式的理解、以及电子（空穴）电流向空穴（电子）电流的转化。 第2.3节准费米能级与大注入效应 本节的重点是PN结在外加正向电压和反向电压时的能带图、大注入条件及大注入条件下的PN结电流公式。 本节的难点是大注入条件下自建场的形成原因。要向学生说明，大注入自建场的推导与前面进行过的非均匀掺杂内建场的推导在本质上是相同的，都是令多子电流密度方程为零而解出电场，这也是分析微电子器件时的一种常用方法。 第2.4节PN结的击穿 本节的重点是利用雪崩击穿临界电场和通过查曲线来求得雪崩击穿电压的方法，以及PN结的实际结构（高阻区的厚度和结深）对击穿电压的影响，这些都是实际工程中的常见问题。
课后习题答案 1.1 为什么经典物理无法准确描述电子的状态？在量子力学中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。然而，电子和光子是微观粒子，具有波粒二象性。因此，经典物理无法准确描述电子的状态。 在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率和波矢 k 建立联系的，即 E h h p n k c 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率和波矢k。 1.2量子力学中用什么来描述波函数的时空变化规律？ 解：波函数是空间和时间的复函数。与经典物理不同的是，它描述的不是实在的物理量 的波动，而是粒子在空间的概率分布，是一种几率波。如果用r , t 表示粒子的德布洛意 r ,t 2 r , t 表示波的强度，那么，t 时刻在 r 附近的小体积元 波的振幅，以r ,t x y z 中检测到粒子的概率正比于 2 r ,t x y z 。 1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。 解：如图 1.3 所示，从能带的观点来看，半导体和 绝缘体都存在着禁带，绝缘体因其禁带宽度较大 (6~7eV) ，室温下本征激发的载流子近乎为零，所 以绝缘体室温下不能导电。半导体禁带宽度较小， 只有1~2eV ，室温下已经有一定数量的电子从价 带激发到导带。所以半导体在室温下就有一定的 导电能力。而导体没有禁带，导带与价带重迭在 一起，或者存在半满带，因此室温下导体就具有 良好的导电能力。 1.4 为什么说本征载流子浓度与温度有关？ 解：本征半导体中所有载流子都来源于价带电子的本征激发。由此产生的载流子称为本征载流子。本征激发过程中电子和空穴是同时出现的，数量相等，n0 p0 n i。对于某一确定 的半导体材料，其本征载流子浓度为 2 n0 p0 N C N V e E g kT n i 式中， N C，N V以及 Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。
微电子器件基础题
“微电子器件”课程复习题 一、填空题 1、若某突变PN 结的P 型区的掺杂浓度为163A 1.510cm N -=?，则室温下该区的平衡多子浓度p p0与平衡少子浓度n p0分别为（ ）和（ ）。 2、在PN 结的空间电荷区中，P 区一侧带（负）电荷，N 区一侧带（正）电 荷。内建电场的方向是从（N ）区指向（P ）区。 3、当采用耗尽近似时，N 型耗尽区中的泊松方程为（ ）。由此方程可以看出，掺杂浓度越高，则内建电场的斜率越（ ）。 4、PN 结的掺杂浓度越高，则势垒区的长度就越（短），内建电场的最大值就 越（大），内建电势V bi 就越（大），反向饱和电流I 0就越（小），势垒电容C T 就越（ ），雪崩击穿电压就越（低）。 5、硅突变结内建电势V bi 可表为（ ），在室温下的典型值为（0.8）伏 特。 6、当对PN 结外加正向电压时，其势垒区宽度会（减小），势垒区的势垒高度 会（降低）。 7、当对PN 结外加反向电压时，其势垒区宽度会（变宽），势垒区的势垒高度 会（增高）。 8、在P 型中性区与耗尽区的边界上，少子浓度n p 与外加电压V 之间的关系可 表示为（ ）。若P 型区的掺杂浓度173 A 1.510cm N -=?，外加电压V = 0.52V ，则P 型区与耗尽区边界上的少子浓度n p 为（ ）。 9、当对PN 结外加正向电压时，中性区与耗尽区边界上的少子浓度比该处的平 衡少子浓度（高）；当对PN 结外加反向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（低）。 10、PN 结的正向电流由（空穴扩散Jdp ）电流、（电子扩散电流Jdn ）电流和 （势垒区复合电流Jr ）电流三部分所组成。 11、PN 结的正向电流很大，是因为正向电流的电荷来源是（多子）；PN 结的 反向电流很小，是因为反向电流的电荷来源是（少子）。 12、当对PN 结外加正向电压时，由N 区注入P 区的非平衡电子一边向前扩散，一边（复合）。每经过一个扩散长度的距离，非平衡电子浓度降到原来的（ ）。 13、PN 结扩散电流的表达式为（ ）。这个表达式在正向电压下可简 化为（ ），在反向电压下可简化为（ ）。 14、在PN 结的正向电流中，当电压较低时，以（复合）电流为主；当电压较 高时，以（扩散）电流为主。 15、薄基区二极管是指PN 结的某一个或两个中性区的长度小于（少子扩散长 度）。在薄基区二极管中，少子浓度的分布近似为（线性）。 16、小注入条件是指注入某区边界附近的（非平衡少子）浓度远小于该区的 （平衡多子）浓度，因此该区总的多子浓度中的（非平衡）多子浓度可以忽略。 17、大注入条件是指注入某区边界附近的（非平衡少子）浓度远大于该区的 （平衡多子）浓度，因此该区总的多子浓度中的（平衡）多子浓度可以忽略。
《微电子器件工艺》课程设计报告 班级：电子09-2 学号： 0906040206 姓名：高春旭 指导教师：白立春
N阱硅栅结构的CMOS集成电工艺设计 一．基本要求 设计如下电路的工艺流程 (1)设计上图所示电路的生产工艺流程: (2)每一具体步骤需要画出剖面图; (3)每一个步骤都要求说明,例如进行掺杂时,是采用扩散还是离子注入,需要 解释原因,又如刻蚀,采用的是干法刻蚀,还是湿法刻蚀,这类问题都须详细说明. (4)在设计时,要考虑隔离,衬底选择等问题. (5)要求不少于5页,字迹工整,画图清楚. 二、设计的具体实现 2.1 工艺概述 n阱工艺为了实现与LSI的主流工艺增强型/耗层型(E/D)的完全兼容，n 阱CMOS工艺得到了重视和发展。它采用E/D NMOS的相同的p型衬底材料制备NMOS器件，采用离子注入形成的n阱制备PMOS器件，采用沟道离子注入调整两种沟遭器件的阈值电压。 n阱CMOS工艺与p阱CMOS工艺相比有许多明显的优点。首先是与E/D NMOS工艺完全兼容，因此，可以直接利用已经高度发展的NMOS 工艺技术；其次是制备在轻掺杂衬底上的NMOS的性能得到了最佳化--保持了高的电子迁移率，低的体效应系数，低的n+结的寄生电容，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。这个优点对动态CMOS电路，如时钟CMOS电路，多米诺电路等的性能改进尤其明显。
这是因为在这些动态电路中仅采用很少数目的PMOS器件，大多数器件是NMOS 型。另外由于电子迁移率较高，因而n阱的寄生电阻较低；碰撞电离的主要来源—电子碰撞电离所产生的衬底电流，在n阱CMOS中通过较低寄生电阻的衬底流走。而在p阱CMOS中通过p阱较高的横向电阻泄放，故产生的寄生衬底电压在n阱CMOS中比p阱要小。在n阱CMOS中寄生的纵向双极型晶体管是PNP型，其发射极电流增益较低，n阱CMOS结构中产生可控硅锁定效应的几率较p阱为低。由于n阱 CMOS的结构的工艺步骤较p阱CMOS简化，也有利于提高集成密度．例如由于磷在场氧化时，在n阱表面的分凝效应，就可以取消对PMOS的场注入和隔离环。杂质分凝的概念：杂质在固体-液体界面上的分凝作用 ~ 再结晶层中杂质的含量决定于固溶度→ 制造合金结（突变结）；杂质在固体-固体界面上也存在分凝作用 ~ 例如，对Si/SiO2界面：硼的分凝系数约为3/10，磷的分凝系数约为10/1；这就是说，掺硼的Si经过热氧化以后， Si表面的硼浓度将减小，而掺磷的Si 经过热氧化以后， Si表面的磷浓度将增高）。 n阱CMOS基本结构中含有许多性能良好的功能器件，对于实现系统集成及接口电路也非常有利。图A (a)和(b)是p阱和n阱CMOS结构的示意图。 N阱硅栅CMOS IC的剖面图 N离子注入 2.2 现在COMS工艺多采用的双阱工艺制作步骤主要表现为以下几个步骤：
第一章 ●能带论：单电子近似法研究晶体中电子状态的理论 ●金刚石结构：两个面心立方按体对角线平移四分之一闪锌矿 ●纤锌矿：两类原子各自组成的六方排列的双原子层堆积而成（001）面ABAB顺序堆积●禁带宽度：导带底与价带顶之间的距离脱离共价键所需最低能量 ●本征激发：价带电子激发成倒带电子的过程 ●有效质量（意义）：概括了半导体内的势场作用，使解决半导体内电子在外力作用下运 动规律时，可以不涉及半导体内部势场作用 ●空穴：价带中空着的状态看成是带正电的粒子 ●准连续能级：由于N很大，每个能带的能级基本上可以看成是连续的 ●重空穴带：有效质量较大的空穴组成的价带 ●窄禁带半导体：原子序数较高的化合物 ●导带：电子部分占满的能带，电子可以吸收能量跃迁到未被占据的能级 ●价带：被价电子占满的满带 ●满带：电子占满能级 ●半导体合金：IV族元素任意比例熔合 ●能谷：导带极小值 ●本征半导体：完全不含杂质且无晶格缺陷的纯净半导体 ●应变半导体：经过赝晶生长生成的半导体 ●赝晶生长：晶格失配通过合金层的应变得到补偿或调节，获得无界面失配位错的合金层 的生长模式 ●直接带隙半导体材料就是导带最小值（导带底）和满带最大值在k空间中同一位置 ●间接带隙半导体材料导带最小值（导带底）和满带最大值在k空间中不同位置 ●允带：允许电子能量存在的能量范围. ●同质多象体：一种物质能以两种或两种以上不同的晶体结构存在的现象 第二章 ●替位杂质：杂质原子取代晶格原子而位于晶格点处。 ●间隙杂质：杂质原子位于晶格的间隙位置。 ●杂质浓度：单位体积中的杂质原子数。 ●施主（N型）杂质：释放束缚电子，并成为不可动正电荷中心的杂质。 ●受主（P型）杂质：释放束缚空穴，并成为不可动负电荷中心的杂质。
第二章PN结 填空题 1、若某突变PN结的P型区的掺杂浓度为N A=1.5×1016cm-3，则室温下该区的平衡多子浓度p p0与平衡少子浓度n p0分别为（）和（）。 2、在PN结的空间电荷区中，P区一侧带（）电荷，N区一侧带（）电荷。内建电场的方向是从（）区指向（）区。 3、当采用耗尽近似时，N型耗尽区中的泊松方程为（）。由此方程可以看出，掺杂浓度越高，则内建电场的斜率越（）。 4、PN结的掺杂浓度越高，则势垒区的长度就越（），内建电场的最大值就越（），内建电势V bi就越（），反向饱和电流I0就越（），势垒电容C T就越（），雪崩击穿电压就越（）。 5、硅突变结内建电势V bi可表为（），在室温下的典型值为（）伏特。 6、当对PN结外加正向电压时，其势垒区宽度会（），势垒区的势垒高度会（）。 7、当对PN结外加反向电压时，其势垒区宽度会（），势垒区的势垒高度会（）。 8、在P型中性区与耗尽区的边界上，少子浓度n p与外加电压V之间的关系可表示为（）。若P型区的掺杂浓度N A=1.5×1017cm-3，外加电压V= 0.52V，则P型区与耗尽区边界上的少子浓度n p为（）。 9、当对PN结外加正向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（）；当对PN结外加反向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（）。 10、PN结的正向电流由（）电流、（）电流和（）电流三部分所组成。 11、PN结的正向电流很大，是因为正向电流的电荷来源是（）；PN结的反向电流很小，是因为反向电流的电荷来源是（）。 12、当对PN结外加正向电压时，由N区注入P区的非平衡电子一边向前扩散，一边（）。每经过一个扩散长度的距离，非平衡电子浓度降到原来的（）。 13、PN结扩散电流的表达式为（）。这个表达式在正向电压下可简化为（），在反向电压下可简化为（）。 14、在PN结的正向电流中，当电压较低时，以（）电流为主；当电压较高时，以（）电流为主。 15、薄基区二极管是指PN结的某一个或两个中性区的长度小于（）。在薄基区二极管中，少子浓度的分布近似为（）。 16、小注入条件是指注入某区边界附近的（）浓度远小于该区的（）浓度，因此该区总的多子浓度中的（）多子浓度可以忽略。 17、大注入条件是指注入某区边界附近的（）浓度远大于该区的（）浓度，因此该区总的多子浓度中的（）多子浓度可以忽略。 18、势垒电容反映的是PN结的（）电荷随外加电压的变化率。PN 结的掺杂浓度越高，则势垒电容就越（）；外加反向电压越高，则势垒电容就越（）。 19、扩散电容反映的是PN结的（）电荷随外加电压的变化率。正向电流越大，则扩散电容就越（）；少子寿命越长，则扩散电容就越（）。 20、在PN结开关管中，在外加电压从正向变为反向后的一段时间内，会出现一个较大
1、若某突变PN 结的P 型区的掺杂浓度为163A 1.510cm N -=?，则室温下该区的平衡多子浓度p p0与平 衡少子浓度n p0分别为（316105.1-?=cm N A ）和（314105.1-?=cm N A ）。 2、在PN 结的空间电荷区中，P 区一侧带（负）电荷，N 区一侧带（正）电荷。建电场的方向是从（N ） 区指向（P ）区。[发生漂移运动，空穴向P 区，电子向N 区] 3、当采用耗尽近似时，N 型耗尽区中的泊松方程为（D S E u q dx d ε=→ ）。由此方程可以看出，掺杂浓度越高，则建电场的斜率越（大）。 4、PN 结的掺杂浓度越高，则势垒区的长度就越（小），建电场的最大值就越（大），建电势V bi 就越 （大），反向饱和电流I 0就越（小）[P20]，势垒电容C T 就越（ 大 ），雪崩击穿电压就越（小）。 5、硅突变结建电势V bi 可表为（2ln i D A bi n N N q KT v =）P9，在室温下的典型值为（0.8）伏特。 6、当对PN 结外加正向电压时，其势垒区宽度会（减小），势垒区的势垒高度会（降低）。 7、当对PN 结外加反向电压时，其势垒区宽度会（增大），势垒区的势垒高度会（提高）。 8、在P 型中性区与耗尽区的边界上，少子浓度n p 与外加电压V 之间的关系可表示为（)exp()(0KT qv p p p n x n =-）P18。若P 型区的掺杂浓度173A 1.510cm N -=?，外加电压V = 0.52V ，则P 型区与耗尽区边界上的少子浓度n p 为（3251035.7-?cm ）。 9、当对PN 结外加正向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（大）；当对 PN 结外加反向电压时，中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度（小）。 10、PN 结的正向电流由（空穴扩散）电流、（电子扩散）电流和（势垒区复合）电流三部分所组成。 11、PN 结的正向电流很大，是因为正向电流的电荷来源是（多子）；PN 结的反向电流很小，是因为反 向电流的电荷来源是（少子）。 12、当对PN 结外加正向电压时，由N 区注入P 区的非平衡电子一边向前扩散，一边（复合）。每经过一个扩散长度的距离，非平衡电子浓度降到原来的（e 分之一）。 13、PN 结扩散电流的表达式为（]1)[exp(0-=+=KT qv dn dp d I J J J ）。这个表达式在正向电压下可简化为（)exp(0KT qv d J J =），在反向电压下可简化为（J J d -=）。 14、在PN 结的正向电流中，当电压较低时，以（势垒区复合）电流为主；当电压较高时，以（扩散） 电流为主。 15、薄基区二极管是指PN 结的某一个或两个中性区的长度小于（该区的少子扩散长度）。在薄基区二 极管中，少子浓度的分布近似为（线性分布）。 16、小注入条件是指注入某区边界附近的（非平衡少子）浓度远小于该区的（平衡多子）浓度，因此该 区总的多子浓度中的（非平衡）多子浓度可以忽略。 17、大注入条件是指注入某区边界附近的（非平衡少子）浓度远大于该区的（平衡多子）浓度，因此该 区总的多子浓度中的（平衡）多子浓度可以忽略。 18、势垒电容反映的是PN 结的（微分）电荷随外加电压的变化率。PN 结的掺杂浓度越高，则势垒电容 就越（ 大 ）；外加反向电压越高，则势垒电容就越（ 小 ）。P44 19、扩散电容反映的是PN 结的（非平衡载流子）电荷随外加电压的变化率。正向电流越大，则扩散电容