第5章CMOS 版图设计基础集成电路设计基础
庄奕琪主讲2004.8～2004.12本章概要
基本概念 CMOS 版图入门 设计规则 基本工艺层版图 FET 版图尺寸的确定 CMOS 版图设计方法 标准单元版图 设计层次化
5.1 基本概念版图设计的定义
设计目的
Layout design：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
设计内容
布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置
布线：设计走线，实现管间、门间、单元间的互连
尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等
5.1 基本概念版图设计的目标
满足电路功能、性能指标、质量要求
尽可能节省面积，以提高集成度，降低成本
尽可能缩短连线，以减少复杂度，缩短延时、
改善可靠性
5.1 基本概念EDA工具的作用
版图编辑
规定各个工艺层上图形的形状、尺寸、位置
（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus
Schematic）
设计规则检验（DRC，Design Rule Checker）
电气规则检验（ERC，Electrical Rule Checker）
布局布线
Place and route，自动给出版图布局与布线
5.1 基本概念曼哈顿形状
EDA工具允许画各种形状的
图形，但大多数版图设计成
为直角三角形的组合，称之
为“曼哈顿几何形状”。
nWell pWell nSelect
pSelect Metal2Via ActiveContact
Poly Polycontact Metal1
5.2 CMOS 版图入门CMOS工艺层常用图形Magenta Metal2金属2Black Via 通孔Overglass
覆盖玻璃2Glue Metal1金属1Black Polycontact 多晶接触Black Activecontact 有源区接触Green nSelect n 选择Green pSelect p 选择Red Poly 多晶
Green Active 有源区Yellow nwell n 阱本书图形常用颜色符号名称N 阱
双层金属化
C M
O S 工
艺版次5.2 CMOS 版图入门CMOS掩膜版次
5.2 CMOS版图入门2个nFET串联
两个串联的nFET（有1个n+区被共享）
5.2 CMOS版图入门3个nFET串联
三个串联的nFET（有2个n+区被共享）
技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区
5.2 CMOS版图入门2个nFET并联
两个并联的nFET
方案1：有1个n+区被共
享，有源区面积较小，但
互连线较长
方案2：n+区全部被分
开，有源区面积较大，但
互连线较短
原理图的画法最好与版图相对应
5.2 CMOS版图入门非门(1)
方案1
输入、输出左右出
5.2 CMOS 版图入门非门(2)
方案2
输入、输出上下出A A’n
p-substrate Field Oxide
p +n +In Out GND V DD
(a) Layout
(b) Cross-Section along A-A’
A A’
5.2 CMOS 版图入门非门(3)
方案3电源、地左右出
5.2 CMOS版图入门非门相邻
两个独立非门相邻
共享电源、
共享地
5.2 CMOS版图入门非门串联
两个非门串联
共享电源、地、源、漏
5.2 CMOS版图入门传输门
带反相驱动器的传输门
5.2 CMOS版图入门NAND2
2输入与非门
5.2 CMOS版图入门NOR2
2输入或非门
5.2 CMOS版图入门NOR3/NAND3
3输入与非门和或非门
请观察AND与OR电路与版图的对称性
5.3 设计规则基本概念 设计规则（DR，Design Rules）
因IC制造水平对版图几何尺寸提出的限制要求 设计人员与工艺人员之间的接口
版图设计必须无条件服从的准则
设计规则的分类
???????离周边最短距离最短露头最小间距最小宽度绝对值）拓扑设计规则(?????
??====λ
λ
λ
λλh d l t n s m w 离周边最短距离最短露头最小间距最小宽度相对值）设计规则(λ由IC 制造厂提供，与具体的工艺类型
有关，m 、n 、l 、h 为比例因子，与图形
类型有关。
5.3 设计规则最小宽度与间距
多晶线最小宽度多晶线最小间距
5.3 设计规则距周边最小距离
有源区窗口距离有源区
周边的最小距离
5.3 设计规则最短露头
多晶硅栅的最短
露头长度
5.3 设计规则层间互连约束
Metal1不能直
接接有源区
Metal1、
Metal2、Poly
不能直接对准 5.3 设计规则工艺极限
?????++的扩大
区沿水平方向有不期望注入：横向注入导致缘加粗
刻蚀：横向刻蚀，使边模糊化
显影：光衍射导致边缘工艺极限/p n 刻蚀限制最小宽度
5.3 设计规则物理极限???明显距过短，电迁移作用更电迁移：铝条过细或间生电耦合过短，会使相邻导线发串扰：导线过细及间距物理极限横向注入限制了有源区间距
5.3 设计规则常见工艺误差
两层掩模未对准→相邻工艺层短路或开路
灰尘→工艺层有效宽
度减少横向扩散→沟道有效长度缩短表面凹凸不平→互连线有效厚度减少
5.3 设计规则违背设计规则带来的问题(1)
若两层掩模未对准会产生问题。如金属塞图形与n+区未对准会导致n+有源区与
p衬底之间发生短路
5.3 设计规则违背设计规则带来的问题(2)
符合设计规则不符合设计规则→源、漏短路
符合设计规则不符合设计规则→源、漏变窄
5.3 设计规则违背设计规则带来的问题(3)
符合设计规则不符合设计规则→
有源区接触不良
5.3 设计规则违背设计规则带来的问题(4)
接触孔下不得有多晶或有源区边缘
5.4 基本工艺层版图n阱???DD V 总是接到最高电位主要用于形成阱pFET n well)(n 相邻n 阱之间的
最小间距
n 阱最小宽度 5.4 基本工艺层版图有源区???）所隔开
被场氧（和用于制作）有源区（FOX pFET
nFET Active 相邻有源区边与边
之间的最小间距
有源区最小宽度
FOX ＋Active ＝Surface →FOX ＝NOT （Active ）
5.4 基本工艺层版图掺杂硅区(1)
?????属于有源区的一部分
，用于制作掺，用于制作
或掺掺杂硅区pFET
B pSelect nFET
P As nSelect 有源区至nSelect 的
最小距离有源区最小宽度
n+=(nSelect)∩(Active)
5.4 基本工艺层版图掺杂硅区(2)
有源区至pSelect
的最小距离
pSelect 至nWell
的最小间距
p+=(pSelect)∩(Active)∩(nWell)
5.4 基本工艺层版图多晶硅(1)多晶线最小宽度多晶线最小间距
???++栅电容的上导电极板作为掺杂
、掩蔽）多晶硅（MOS p n Si Poly 5.4 基本工艺层版图多晶硅(2)
沟道长度=多
晶最小宽度
多晶离开有源
区的最小露头nFET=(nSelect)∩(Active)∩(poly)
n+=(nSelect)∩(Active) ∩(NOT(poly))
有源区宽度
nFET的形成
5.4 基本工艺层版图多晶硅(3)
沟道长度=多
晶最小宽度
多晶离开有源
区的最小露头
pFET=(pSelect)∩(Active)∩(poly) ∩(nWell) p+=(pSelect)∩(Active) ∩(nWell)∩(NOT(poly))有源区宽度
pFET的形成
5.4 基本工艺层版图多晶硅(4)
MOSFET设计尺寸与设计尺寸的差别
西安科技大学 高新学院 微电子专业实验报告 专业：微电子 班级：1001 姓名：黄升 学号：1001050120 指导老师：王进军
设计软件：tanner软件 实验目的和要求： 1、掌握L-edit软件的基本设定和集成电路工艺和版图的图层关系。 2、根据性能和指标要求，明确设计要求和规则。 3、电路版图实现过程中电源线的走法。 4、掌握L-edit和S-edit仿真环境，完成异或门的仿真。 5、掌握LVS环境变量。 异或门版图的设计方法： 1、确定工艺规则。 2、绘制异或门版图。 3、加入工作电源进行分析。 4、与LVS比较仿真结果。 实验内容： 完成COMS异或门版图设计，COMS异或门原理如下，要求在S-edit 中画出每一电路元件，并给出输入输出端口及电源线和地线。（一）异或逻辑关系式及真值表：F=A⊕B=A′B+ AB′
（二）原理图： （三）版图：
（四）仿真分析： Main circuit:Module0 .include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u v7 Vdd Gnd 5.0 v8 B Gnd pulse(0.05.00 In In 100n 200n) v9 A Gnd pulse(0.05.00 In In 100n 400n) .tran In 800n .print tran v(A) v(B) v(F) End of main circuit:Module0
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目） 15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题 目） 16、请描述一下国内的工艺现状。（仕兰微面试题目）
实验报告 课程名称：集成电路原理 实验名称：模拟集成电路版图设计与验证小组成员： 实验地点：科技实验大楼606 实验时间：2017年6月19日 2017年6月19日 微电子与固体电子学院
一、实验名称：模拟集成电路版图设计与验证 二、实验学时：4 三、实验原理 1、电路设计与仿真 实验2内容，根据电路的指标和工作条件，然后通过模拟计算，决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。 2、工艺设计 根据电路特点结合所给的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件。 3、版图设计 按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在Candence下的版图编辑器内。并优化版图结构。 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于： 1、根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。 2、学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证。 通过该实验，使学生掌握CMOS模拟IC版图设计的流程，加深对课程知识的感性认识，增强学生的设计与综合分析能力。 五、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。
2、根据实验2所得参数，自主完成版图设计，并掌握布局布线的基本技巧。 3、整理版图生成文件，总结、撰写并提交实验报告。 六、实验仪器设备 （1）工作站或微机终端一台 （2）EDA仿真软件1套 七、实验步骤 1、根据实验指导书掌握Cadence EDA仿真环境的调用。熟悉版图编辑器Layout Editor的使用。了解基本的布局布线方法及元器件的画法。 2、根据实验2所计算验证的两级共源CMOS运放的元器件参数如表1所示，在版图设计器里画出相应的元器件，对V+、V-、V out、V DD、GND的压焊点位置合理化放置，通过金属画线将各个元器件按实验2的电路图合理连接，避免跳线。 表 1运放各器件版图参数
设计流程 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门 级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选 择上面的三种仿真工具均可。 6、STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证 这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。 Backend design flow后端设计流程： 1、DFT Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
一、综合的概念 用verilog或者vhdl设计电路，需要将语言描述转换为电路图描述，即用芯片制造商提供的基本电路单元（综合库）实现我们用硬件描述语言（verilog或vhdl）描述的（RTL级）电路的功能，这个过程就称为综合。 1.综合的步骤 ●转译（Translation）：读入电路的RTL级描述，将语言转译成每条语句所对应的功能块 以及功能块之间的拓扑结构，这一过程的结果是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。 ●优化（optimization）：基于所施加的一定时序和面积的约束条件，综合器按照一定的算 法对转译结果作逻辑重组和优化。 ●映射（mapping）：根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库 （Target Technology）中搜索符合条件的单元来构成实际电路。 由芯片制造商（Foundry）提供的工艺库，是一系列的基本单元，如与非、或非、反相器、锁存器、触发器、选择器等等。对这些单元的电气可以进行描述，例如：单元的面积、输入电容。输出端的驱动能力、单元的逻辑能力、单元的时序等等。综合的目标就是用工艺库文件提供的这些单元来实现用RTL代码描述的逻辑功能，并满足设计者提出的面积和时序要求。 2.对设计者的要求 一个合格的设计者，应该能够在自己脑子里再现“转译”这个过程，即清楚自己用HDL 语言所构造的电路结构是什么样子的。写代码时，请时刻记住三个准则： “think hardware”：要时刻想着代码所描述的电路结构，熟悉不同代码的结构，清楚通过综合能获得怎样的硬件实现，这个是芯片设计者所必须具备的素质。同时必须记住，综合器无法帮助用户实现功能，无法做算法或功能的优化，而只能够在已有功能的基础上按照用户的要求选择较优的实现。 “think synchronous”：要时刻关心电路的同步问题。同步电路设计的有点在于系统中信号流的可预见性，因此避免了诸如时序设定和实现上的困难。在综合时，如果将同步或一部时序设计混合在一起，采用同样的约束条件，有可能导致最后的结果和预期的不一致，因此为确保综合前后的设计在功能上的一致，设计中应尽可能使用同步电路，或者将设计中同步的部分和异步的部分分成不同的模块，采用不同的综合方法。此外，一个大的设计可能存在两个或者两个以上的时钟，最好将不同的时钟域（clock domain）划分为不同的模块，便于简化综合时时序约定的设定。 “think RTL”：要清楚寄存器构造、电路拓扑及寄存器之间的功能部分。可综合的设计是我们通常说的RTL（Register Transfer Level）级，从电路上可知，就是描述电路中寄存器的机构和寄存器之间的功能实现。而综合工具需要做的就是将以确定的寄存器之间的逻辑加以优化。因此寄存器的分配是获得好的设计的关键。 二、Design Complier简介 DC所提供的功能包括： ●层次化的综合（如由上而下或由下而上的综合策略） ●全面（full）和递进式（Incremental）的综合方法 ●针对复杂的触发器和锁存器的优化时序 ●I/O脚的插入和优化
实验三： 1、反相器直流工作点仿真 1）偏置电压设置：Vin=1V；Vdd=2V； 2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ； 3）PMOS沟道尺寸设置：设置PMOS的叉指数为3，每个叉指的宽度为变量wf；这样Wpmos=3*wf；设置wf=Wnmos；Lpmos= ； 4）直流工作点仿真结果：Ids= ；Vout= ；NMOS工作在工作区域；PMOS 工作在工作区域；该反相器的功耗为； 2、反相器直流工作点扫描设置 1）偏置电压设置：Vin=1V；Vdd=2V； 2）在直流仿真下设置Wnmos= ；Lnmos= ；扫描参数为PMOS的叉指宽度wf，扫描范围为到；扫描步长为；仿真输出wf为横坐标、Vout为纵坐标的波形曲线； 观察wf对Vout的影响； 3）在上述步骤的基础上，记录输出电压Vout=1V时对应的PMOS的叉指宽度wf= ； 3、扫描反相器的直流电压转移特性 1）在上述步骤的基础上，记录Ids= ；该反相器的功耗Pdc= ； 2）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Vout为纵坐标的波形曲线；观察Vin对Vout的转移特性；结合理论分析在转移特性曲线上标出A、B、C、D、E五个工作区域； 3）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Ids为纵坐标的波形曲线；观察Vin对Ids的转移特性；结合理论分析反相器的静态功耗和动态功耗； 4、仿真反相器的瞬态特性 1）为反相器设置负载电容为； 2）设置Vin为Vpluse信号源，高电平为；低电平为；Rise time= ；Fall time= ； 周期为； 3）设置瞬态仿真stop time= ；step= ；maxstep= ； 4）观察仿真结果，该反相器的传输延迟= ；
版图设计实验报告 课程名称：集成电路版图设计 姓名： 学号； 专业；电子科学与技术 教师；老师
目录 （一）实验目的 (3) （二）实验步骤 (4) 1，搭建环境···································································································· 2，运用ic6151··························································································· 3，作图··········································································································· 4，Run DRC·························································································· 5，画原理图··························································································· 6，Run LVS········································································································（三）实验总结·················································································································
2016年3月7日IC版图设计基础课后作业 孙一川2013141223053 我在自己的电脑上安装了虚拟机，从实验室把红帽Linux IC拷回来在寝室完成这一个课堂作业。前面运行Linux创建file等日常步骤就不一一累述。直接进入正题。 首先看了PDF过后，知道最终目的是完成一个nmos，根据PDF上提供尺寸，先要计算出ndiff的长宽，由于是对称结构，所以长度可以计算一边的在乘二就行，一边的长度是contact的长度加上两个它到niff的距离的是 0.6u+0.9u+0.9u=2.4u，总长度便是4.8u。宽度是device width告诉了是 3.6u。先按照这个尺寸画出标尺。Linux系统必须要做完一部就要按esc来清 除掉之前的功能在去进行接下来的操作，所以要先按esc清除掉标尺操作在按rectangle选中diff-drw依照着之前画好的标尺来画出ndiff。如图： 接下来我们要花poly，这不分要用到path，path有自动适应标尺的功 能，一句PDF给出的poly的场是0.6u宽是4.8u。所以先依照着的poly的宽 画出标尺，在按esc后选中poly-drw，按快捷键p，从上往下拉，与之前不同
的是，这次画的是线，双击后会适应你的标尺来生成poly。如图： 接下来是要在ndiff上画出metal，这一部分可以看做将ndiff和poly这个左右对承德结构从中间分开，它离ndiff每条边的距离都是0.5u，所以他是一个长为1.4u宽为2.6u的矩形。所以画好标尺过后这一部分很容易就画出来了。如图：
画金属上的contact与画金属有异曲同工之处，因为contact到金属三条边的距离都是0.4u，contact本身是一个边长为0.6u的正方形。有了上图所示画好的标尺这一部分就非常好画了。最后如图所示：
福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩
一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：
反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：
实验报告册 课程名称：集成电路版图设计教程姓名： 学号： 院系： 专业： 教师： 2016 年5 月15 日 实验一： OP电路搭建
一、实验目的： 1.搭建实体电路。 2.为画版图提供参考。 3.方便导入网表。 4.熟悉使用cadence。 二、实验原理和内容： 根据所用到的mn管分析各部分的使用方法，简化为几个小模块，其中有两个差分对管。合理运用匹配规则，不同的MOS管可以通过打孔O来实现相互的连接。 三、实验步骤： 1.新建设计库。在file→new→library；在name输入自己的学号；右边选择：attch to……；选择sto2→OK。然后在tools→library manager下就可看到自己建的库。 2.新建CellView。在file→new→CellView；cell栏输入OP，type →选择layout。 3.加器件。进入自己建好的电路图，选择快捷键I进行调用器件。MOS 管，在browse下查找sto2，然后调用出自己需要的器件。
4.连线。注意：若线的终点没有别的电极或者连线，则要双击左键才能终止画线。一个节点只能引出3根线。无论线的起点或是终点，光标都应进入红色电极接电。 5.加电源，和地符号。电源Vdd和地Vss的符号在analoglib库中选择和调用，然后再进行连线。 （可以通过Q键来编辑器件属性，把实验规定的MOS管的width和length数据输入，这样就可以在电路图的器件符号中显示出来） 6.检查和保存。命令是check and save。（检查主要针对电路的连接关系：连线或管脚浮空，总线与单线连接错误等）如果有错和警告，在‘schematic check’中会显示出错的原因，可以点击查看纠正。（画完后查看完整电路按快捷键F，连线一定要尽量节约空间，简化电路） 四、实验数据和结果： 导出电路网表的方法：新建文件OP，file→Export→OP（library browser 选NAND2），NAND.cdl，Analog √
IC设计中逻辑综合的一般步骤及相关基本概念 综合中的延迟及关键路径 图1 常见的时序路径示意图 图1中给出了常见的两个寄存器R1和R2之间的时序路径。R1和R2分别具有延迟Tck-q 和Tsetup，TM和TN分别是M和N逻辑具有的延迟。B对R1来说是输出端口，输出延迟为Tsetup+TN，而对R2是输入端口，输入延迟为Tck-q+TM，于是这条单周期路径的总延迟为Tck-q+TM+Tsetup+TN。 从延迟的角度来说，关键路径就是指那些总延迟大于相应周期时间的路径。消减关键路径的延迟要从消减路径中的各部分延迟入手，主要方法就是利用综合工具对路径施加约束条件来限制优化，达到减小路径延迟的目的。 综合的主要过程 1．翻译：读入电路的RTL级描述，并将语言描述翻译成相应的功能块以及功能块之间的拓扑结构。这一过程的结果是在综合器内部生成电路的布尔函数表达式，不做任何逻辑重组和优化。 2．优化：根据所施加的时序和面积约束，按照一定的算法对翻译结果进行逻辑重组和优化。 3．映射：根据所施加的时序和面积约束，从目标工艺库中搜索符合条件的单元来构成实际电路的逻辑网表。 一般的综合步骤如表1所示。从表1中可以看出，约束条件是综合过程的重要组成部分。综合正是通过设置约束条件来优化设计，以达到设计要求的。 对关键路径延迟的 主要约束处理方法 通过选择器件的处理方法
从最直观的角度看，时序逻辑和组合逻辑都由基本的电路单元组成，因此，选择延迟小且不影响芯片性能的器件是既简易又高效的处理方法。例如，基本电路单元库中的DFFXL寄存器虽然面积较小，但它的延迟相关参数Tck-q、Tsetup较大，容易形成关键路径，于是可以通过设置set_dont_use等约束来禁用它。在一些特殊情况下，基本电路单元库中的器件不能满足要求，这时需要采用自定义的电路单元。 对端口间逻辑的处理方法 这是诸方法中最常用、最有效、最重要的，一般通过set_input_delay、set_output_delay、set_max_delay等来实现，有以下几种情况： 如果两个寄存器之间的逻辑比较少，那么可以对其输入延迟和输出延迟施加较宽裕的约束，即设置较大的set_input_delay和set_output_delay值，表明所做逻辑不受压缩，映射电路基本单元库的自由度较大。这样，两者的实际延迟之和将不大于单周期时间(非关键路径)，不仅满足设计要求，而且对其他关键路径的影响很小。 如果两个寄存器之间的逻辑比较多，那么就要对其输入延迟和输出延迟施加较严厉的约束，即设置较小的set_input_delay和set_output_delay值，表明所做逻辑需要压缩，而映射电路基本单元库的自由度也较小。但这并不表示越小越好，如果设的值很小(甚至为零)，那么会使综合器对这条路径的逻辑压缩得过大，而导致其它关键路径的延迟增加，甚至导致其它非关键路径转化为关键路径。因此要凭借经验，不断改变所设的约束值，最终使所有路径的延迟都不大于单周期时间，满足设计要求。 对于一般芯片设计(中小规模)，在以上两种情况下，对其输入延迟和输出延迟合理施加约束，基本就能满足设计要求。如有个别几条关键路径延迟仍然较长，可以通过设置 set_critical_range和group_path来加以约束。这两种约束对所约束路径的逻辑压缩效果较好，且不会影响其它路径的延迟。采用这样的约束之后，关键路径通常都能被消除了。 对于一些大规模的芯片设计和上述处理后仍然存在关键路径的情况，就要用set_max_delay 来进行约束，这种约束的效果非常明显，但会影响其它路径的延迟。因此也要凭借经验，不断改变所设的约束值，最终使所有路径的延迟都能满足设计要求。 对层次间边界的处理方法
电子科技大学成都学院实验报告册 课程名称：集成电路版图设计 姓名： 学号： 院系： 专业： 教师： 年月日
实验一：LDO的版图设计 一、实验目的： 1、掌握并熟练使用Cadence软件。 2、学会将版图划分模块并掌握每个模块的功能。 3、掌握版图设计过程中的匹配原则与注意事项。 4、掌握常见dummy器件及其应遵守的规则。 5、掌握布局布线的规则。 6、掌握并熟练运用DRC和LVS验证方法及解决错误的方法。 二、实验原理和内容： 版图设计本质是将搭建好的电路图更深层的展现，在版图设计里，将是用原理图更直观的展现电路图中的各个元器件的连接，匹配、以及布局等。将版图分成小模块来分别实现会让版图的布局更清晰，让其他人更能直观的了解版图的各个模块的关联，能够减少相应的工作量。 利用Cadence软件的功能搭建电路图，进行DRC检查能够检查并指出我们的版图中存在的连线间隔和连接是否正确；LVS能检查出设计规格错误和版图与原理图是否一致的错误，能够保证我们设计的版图能够真正的实现我们所需要的电路图的功能。 三、实验步骤： 1、打开temilen，进入CSMC所在文件夹路径，输入virtuoso &，回车，打开cadence软件（如图1-1所示）。 （图1-1）打开cadence软件 2、进入Cadence软件创建库文件：。点击File菜单，出现下拉菜单，选命令File->New->Library...（如图1-2所示）。
（图1-2）创建库 3、在新建的库中添加Cell文件（如图1-3所示）。 （图1-3）添加Cell 4、进入新建的Cell文件中，添加元器件并修改器件参数，调入Cell中（如图1-4所示）。 （图1-4）添加元器件 5、针对电路图先进行模块化，先画电流镜。 (1).由图1-5-1（a）的电路图知道，这是规格为W=10U,L=8U,M=（1，1）的PMOS 电流镜并且他们的S极与背栅相连，1个PMOS的G极与D极连接画出其版图如图1-5-1（b）所示，由于是PMOS所以最后应在GT层画阱。
第一章：绪论 1.1 简介 1.1.1 集成电路 集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。通过集成电路版图设计，将立体的电路系统转变为二维平面图形。利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。 以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。 器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。其他尺寸由生产工艺条件决定，不能随意设定。 在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。另外，衬底在版图设计过程中默认存在，不必画出。而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。 1.1.2 版图设计基本知识 版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。 设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。 1.2 软件介绍 Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB板设计。Cadence在仿真、电路图设计、自动布局布线、
实验报告 课程名称集成电路版图设计教名 号 系 业 师 1201
实验一O电路搭 一、实验目的： 1.搭建实体电路。 2.为画版图提供参考。 3.方便导入网表。 4.熟悉使用cadence。 二、实验原理和内容： 根据所用到的mn管分析各部分的使用方法，简化为几个小模块， 其中有两个差分对管。合理运用匹配规则，不同的MOS管可以通过打 孔O来实现相互的连接。
三、实验步骤： 1.新建设计库。在file→new→library；在name输入自己的学号； 右边选择：attch to……；选择sto2→OK。然后在tools→library manager下就可看到自己建的库。 2.新建CellView。在file→new→CellView；cell栏输入OP，type → 选择layout。 3.加器件。进入自己建好的电路图，选择快捷键I进行调用器件。MOS 管，在browse下查找sto2，然后调用出自己需要的器件。 4.连线。注意：若线的终点没有别的电极或者连线，则要双击左键
能终止画线。一个节点只能引出3根线。无论线的起点或是终点，光 标都应进入红色电极接电。 5.加电源，和地符号。电源Vdd和地Vss的符号在analoglib库中选 择和调用，然后再进行连线。 （可以通过Q键来编辑器件属性，把实验规定的MOS管的width 和 length数据输入，这样就可以在电路图的器件符号中显示出来） 6.检查和保存。命令是check and save。（检查主要针对电路的连接 关系：连线或管脚浮空，总线与单线连接错误等）如果有错和警告， 在‘schematic check'中会显示出错的原因，可以点击查看纠正。