课程设计报告
课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器设计与实现
院（系）：计算机学院
专业：
班级：
学号：
姓名：
指导教师：
完成日期：2016年1月12日
目录
第1章总体设计方案 0
1.1设计原理 0
1.2设计思路 (2)
1.3设计环境 (2)
第2章详细设计方案 (4)
2.1功能模块的设计与实现 (4)
2.1.1细胞模块的设计与实现 (4)
2.1.2除法器模块的设计与实现 (6)
2.2仿真调试 (8)
参考文献 (10)
附录（电路原理图）
. 11
第1章总体设计方案
1.1 设计原理
在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对余数的处理不同，又可分为恢复余数法和不恢复余数法（加减交替法）。在机器操作中通常采用加减交替法，因为加减交替法机器除法时间短，操作规则。
加减交替法的运算规则如下：
（1）当余数为正时，上商1，余数左移一位后减去除数得下一位余数。
（2）当余数为负时，上商0，余数左移一位后加上除数得下一位余数。
阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本实验设计的是加减交替阵列除法器。
本实验利用的细胞单元是一个可控加法/减法CAS单元，利用它组成的流水阵列来实现四位小数的除法。CAS单元有四个输入端、四个输出端。其中有一个控制输入端P，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。逻辑结构图如图1.1所示。
图1.1 可控加法/减法（CAS）单元逻辑结构图
CAS单元的输入与输出的关系可用如下逻辑方程来表示：
Si=Ai⊕（Bi⊕P）⊕Ci
Ci+1=(Ai+Ci)(Bi⊕P)+AiCi
当P=0时，CAS单元就是一个全加器，如下：
Si=Ai⊕B⊕iCi
Ci+1=AiBi+BiCi+AiCi
当P=1时，则得求差公式：
Si=Ai⊕B⊕iCi
Ci+1=AiBi+BiCi+AiCi
其中有Bi=Bi⊕1
在减法中，输入称为借位输入，而称为借位输出。
不恢复余数法的除法即加减交替法。在不恢复余数的除法阵列中，若前一行输出的符号与被除数的符号是一致的则这一行执行加法，如果不一致则这一行执行减
法。当出现不够减时，部分余数相对被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上，当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。
本实验就是要求用加减交替法设计阵列除法器。如下图1.2所示的就是用加减交替法设计的阵列除法器，图中每一个方框代表一个CAS单元，除数为Y0Y1Y2Y3Y4；被除数为X0X1X2X3X4。其中X0和Y0是被除数和除数的符号位，均为零，商的符号恒为零，商为0.S1S2S3S4，余数为0.000YU1YU2YU3YU4YU5。被除数由顶部一行和最右边的对角线上的垂直输入线来提供，除数沿对角线方向进入阵列。由控制信号P来决定此行作加法还是除法，当P=0时，CAS作加法运算；当P=1时，CAS 作减法运算。
1.2 设计思路
在本实验中要求输入得除数和被除数数据位均为四位，并用加减交替法来设计这个阵列除法器。这个可以用CAS单元所组成的流水阵列来实现，四位数据位加上一个符号位，一个五位除五位的加减交替除法阵列由5×5个CAS单元组成，其中两个操作数均为正。流水逻辑框图如上图1.2所示
1.3 设计环境
（1）硬件环境
?伟福COP2000型计算机组成原理实验仪
COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成。实验平台上有寄存器组R0-R3、运算单元、累加器等组成。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。
?COP2000集成调试软件
COP2000集成开发环境是为COP2000实验仪与PC机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA实验等功能，该软件在Windows 下运行。
（2）EDA环境
?Xilinx foundation f3.1设计软件
Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
第2章详细设计方案
2.1 功能模块的设计与实现
阵列除法器的底层设计包括25个CAS模块，这个CAS模块由2个或门、4个与门和3个异或门逻辑组合而成。
2.1.1细胞模块的设计与实现
（1）创建细胞模块设计原理图。
细胞模块原理结构图如图2.1所示。
图2.1 细胞块逻辑框图
（2）创建元件图形符号
为了能在图形编辑器中调用CAS芯片需要把它封装，可利Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。其中XIN、YIN、PIN、CIN为四个输入信号，YUOUT、YOUT、POUT、COUT为四个输出信号。用其元件图形符号如图2.2所示：
图2.2 细胞元件图形符号
（3）功能仿真
对创建的取补模块进行功能仿真，验证其功能的正确性，可用Xilinx foundation f3.1编译器的Simulator模块实现。仿真结果如图2.4所示：
图2.3 细胞模块仿真结果
表2.1 细胞模块真值表
输入信号输出信号XIN YIN PIN CIN YUOUT YOUT POUT COUT
1 1 1 1 0 1 1 1
0 0 1 1 0 0 1 1
1 0 1 1 1 0 1 1
1 1 1 0 1 1 1 0
0 0 1 0 1 0 1 0
1 0 1 0 0 0 1 1
1 1 0 1 1 1 0 1
0 0 0 1 1 0 0 0
1 0 0 1 0 0 0 1
1 1 0 0 0 1 0 1
0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 将仿真结果与细胞模块的输入、输出信号真值表相对比可知，细胞模块的仿真结果正确。
2.1.2除法器模块的设计与实现
（1）创建除法器模块设计原理图。
除法器模块原理结构如图2.4所示：
图2.54 除法器原理模块框图
（2）创建元件图形符号
为了能在图形编辑器中调用YANG芯片,需要为除法器模块创建一个元件图
一、单项选择题(本大题共10小题，每小题2分，共20分。在每小题的四个备选答案中选出一个符合题意的，并将其前面的序号填在答题纸上。) 1.计算机的软件系统按功能的不同可分为（）两大类。 ① 操作系统和应用软件② 系统软件和应用软件 ③ 通用软件和实用软件④ 操作系统和实用程序 2.运算器一次能运算的二进制数的最多位数，称为（），它与CPU内通用寄存器的位数、CPU内部数据总线的宽度有关。 ① 字节② 机器字长 ③ 指令字长④ 微指令长度 3.已知X=10101100，Y=01010011，则逻辑异或X⊕Y的结果为（）。 ① 11111111 ② 01010011 ③ 00000000 ④ 10101100 4.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判断溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含2位符号位）。若有两个数X=27×29/32，Y=25×5/8，则用浮点加法计算X+Y的最终结果是（）。 ① 00111 1100010 ② 00111 0100010 ③ 01000 0010001 ④ 发生溢出 5.若某个SRAM芯片共有16个地址引脚，16个数据引脚，则该芯片的存储容量为（）。 ① 16KB ② 32KB ③ 64KB ④ 128KB 6.冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是（）。 ① 指令操作码的译码结果② 指令和数据的寻址方式 ③ 指令周期的不同阶段④ 指令和数据所在的存储单元 7.设某计算机有100条不同功能的指令，若采用固定长度操作码编码，则操作码的长度至少应占（）位。 ① 4 ② 6 ③ 7 ④ 8 8.下面哪一个不属于控制器的组成部分。（）
课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器设计及实现 院（系）：计算机学院 专业： 班级： 学号： 姓名： 指导教师： 完成日期：2016年1月12日
目录 第1章总体设计方案0 1.1设计原理0 1.2设计思路2 1.3设计环境3 第2章详细设计方案4 2.1功能模块的设计及实现4 2.1.1细胞模块的设计及实现5 2.1.2除法器模块的设计及实现7 2.2仿真调试9 参考文献11 附录（电路原理图）
1 2
第1章总体设计方案 1.1 设计原理 在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对余数的处理不同，又可分为恢复余数法和不恢复余数法（加减交替法）。在机器操作中通常采用加减交替法，因为加减交替法机器除法时间短，操作规则。 加减交替法的运算规则如下： （1）当余数为正时，上商1，余数左移一位后减去除数得下一 位余数。 （2）当余数为负时，上商0，余数左移一位后加上除数得下一位 余数。 阵列除法器是一种并行运算部件，采用大规模集成电路制造，及早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本实验设计的是加减交替阵列除法器。 本实验利用的细胞单元是一个可控加法/减法CAS单元，利用它组成的流水阵列来实现四位小数的除法。CAS单元有四个输入端、四个输出端。其中有一个控制输入端P，当P=0时，CAS作加法运算；
当P=1时，CAS作减法运算。逻辑结构图如图1.1所示。 图1.1 可控加法/减法（CAS）单元逻辑结构图CAS单元的输入及输出的关系可用如下逻辑方程来表示：Si=Ai⊕（Bi⊕P）⊕Ci Ci+1=(Ai+Ci)(Bi⊕P)+AiCi 当P=0时，CAS单元就是一个全加器，如下： Si=Ai⊕B⊕iCi Ci+1=AiBi+BiCi+AiCi 当P=1时，则得求差公式： Si=Ai⊕B⊕iCi Ci+1=AiBi+BiCi+AiCi
计算机组成原理专周报告 成都电子机械高等专科学校计算机工程系
` 目录 一、项目名称 (1) 二、实验目的 (1) 三、不恢复余数的阵列除法器介绍 (1) 四、逻辑流程图及原理 (3) 算法流程 (3) 粗框图 (4) CSA逻辑结构图 (4) 原理分析 (5) 五、实例结果及求解过程 (8) 实例结果图 (8) 实例求解过程 (9) 六、心得体会： (10)
计算机组成原理专周报告 一、项目名称 原码阵列除法器 二、实验目的 1）理解原码阵列除法运算的规则。 2）掌握原码阵列除法器设计思想，设计一个原码阵列除法器。 3）熟悉proteus 7 professional软件的使用。 4）复习巩固课堂知识，将所学知识运用于实际，做到学以致用。三、不恢复余数的阵列除法器介绍 阵列式除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比,阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。我们所用到的就是不恢复余数的阵列除法器。 设：所有被处理的数都是正的小数（仍以定点小数为例）。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中,每一行所执行的操作究竟是加法还是减法, 取决于前一行输出的符号与
被除数的符号是否一致。当出现不够减时,部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”,除数首先沿对角线右移,然后加到下一行的部分余数上。当部分余数不改变它的符号时, 即产生商位“1”,下一行的操作应该是减法。图（四）示出了 (4位÷4位)的不恢复余数阵列除法器的逻辑原理图。由图看出,该阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1)位除(n＋1)位的加减交替除法阵列由(n＋1)2个CAS单元组成，其中两个操作数(被除数与除数)都是正的。单元之间的互连是用n＝3的阵列来表示的。 这里被除数X是一个6位的小数(双倍长度值)：X＝0.A1A2A3A4A5A6它是由顶部一行和最右边的对角线上的垂直输入线来提供的。 除数Y是一个3位的小数：Y＝0.B1B2B3 它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。 商Q是一个3位的小数：Q＝0.Q1Q2Q3 它在阵列的左边产生。 余数r是一个6位的小数：r＝0.00r0r1r2r3 它在阵列的最下一行产生。
. 课程设计
. 教学院计算机学院 课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰 同组人员黄亚军 指导教师 2016 年10 月 5 日
1 课程设计概述 1.1 课设目的 计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。 同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。 1.2 设计任务 设计一个4位的二进制乘法器： 输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）, 输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8). 1.3 设计要求 根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。 （1）制定设计方案： 我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。 （2）客观要求 要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。小组成员要积极配合共同达到目的。
2 实验原理与环境 2.1 1.实验原理 计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。 2.2 2.实验环境 2.2.1双击maxplu2II软件图标，启动软件 （1）.新建工程，flie->new project ....，出现存储路径的选项框，指定项目保存路径并且为工程命名，第三行设置实体名，保持与工程名一致。点击OK
计算机组成原理参考答案
三、简答题 1 CPU中有哪几类主要寄存器。 2通道的基本功能是什么？具体有哪几种类型？ 3、RISC指令系统的特点有哪些？ 4、CPU中有哪几类主要寄存器？说明其功能。 5、简述引起流水线断流的三种原因及解决办法。 6、何谓DMA方式，为什么DMA方式比中断方式具有更高的IO效率？ 7、一台机器的指令系统应当包含哪几类指令？ 8、比较同步定时与异步定时的优缺点。 9、通道的基本功能是什么？CPU如何实现对通道的管理？通道如何实现对设备控制器的管理？ 10、简述CPU的四种基本功能。 11、为什么DMA方式比中断方式具有更高的I/O效率？ 12、磁盘存储器的技术指标有哪些？ 13、通道的基本功能是什么？具体有哪几种类型？ 14、比较同步定时和异步定时的稳定性缺点。 15、在操作系统中什么情况下需要进行进程调度？ 16、选择寻址方式时主要考虑哪些因素？ 17、寻址方式在指令格式中的表示方法通常有哪几种方法？ 18、说明中断处理的过程，及中断优先级的意义。 19、为什么要对CRT屏幕不断进行刷新？要求刷新频率是多少？为达些目的，必须设置什么样的硬件？ 20、说明外围设备的I/O控制方式分类及特点。 21、把外围设备接入计算机系统时，必须解决哪些问题？ 四、计算题 CPU执行一段程序时，cache完成存取的次数为3800次，主存完成的次数为200次，已知cache存储周期为50ns，主存存储周期为250ns，求cache/主存系统的效率和平均访问时间。 答：CACHE的命中率：H=Nc/(Nc+Nm)＝3800/(3800+200)=0.95 R=Tm/Tc=250ns/50ns=5
沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：2014年1月10日
沈阳航空航天大学课程设计报告 _______________________________________________________________________________ 目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (3) 2.1总体方案的设计与实现 (4) 2.1.1总体方案的逻辑图 (4) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1一位全加器的设计与实现 (6) 2.2.2 4位输入端加法器的设计与实现 (7) 2.2.3 阵列乘法器的设计与实现 (10) 第3章硬件测试 (13) 3.1编程下载 (13) 3.2 硬件测试及结果分析 (13) 参考文献 (15) 附录（电路原理图） (16)
第1章总体设计方案 1.1 设计原理 阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。 为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。 X 4 X 3 X 2 X 1 =A × Y 4 Y 3 Y 2 Y 1 =B X 4Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 4Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 4Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z 8 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 图1.1 A×B计算竖式 X 4 ,X 3 ,X 2 ,X 1 ,Y 4 ,Y 3 ,Y 2 ,Y 1 为阵列乘法器的输入端，Z 1 -Z 8 为阵列乘法器 的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的 乘法运算，其计算结果为C(Z) (其中A(X)=X 4X 3 X 2 X 1 ，B(Y)=Y 4 Y 3 Y 2 Y 1 ， C(Z)=Z 8Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 而且输入和输出结果均用二进制表示 )。阵列乘法器的总原 理如图1.2所示。
第2章 参考答案 2写出下列十进制数的原码、反码、补码和移码表示（用8位二进制数）。如果是小数，则用定点小数表示；若为整数，则用定点整数表示。其中MSB 是最高位（符号位），LSB 是最低位。 (1)－1 (2) －38/64 解： （1）-1=(-0000001)2 原码: 10000001 反码: 11111110 吧 补码: 11111111 移码: 01111111 （2）-38/64=-0.59375=(-0.1001100)2 或-38/64=-（32+4+2）*2-6=-（100110）*2-6=(-0.1001100)2 原码: 1 .1001100 反码: 1 .0110011 补码: 1 .0110100 移码: 0.0110100 注：-1如果看成小数，那么只有补码和移码能表示得到，定点小数-1的补码为：1.0000000 此例类似于8位定点整数的最小值-128补码为10000000 3 有一字长为32位的浮点数，符号位1位；阶码8位，用移码表示；尾数23位，用补码表示；基数为2.请写出：（1）最大数的二进制表示，（2）最小数的二进制表示，（3）规格化数所能表示的数的范围。 解：（题目没有指定格式的情况下，用一般表示法做） （1）最大数的二进制表示：0 11111111 11111111111111111111111 （2）最小数的二进制表示：1 11111111 00000000000000000000000 (1) ）（231221*27--- (2) ）（1*2127-- （3）规格化最大正数：0 11111111 11111111111111111111111 ）（231221*27---
沈阳航空工业学院 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计 院（系）：计算机学院 专业：计算机科学与技术 班级：7401101 学号：200704011004 姓名：刘慧 指导教师：施国君 完成日期：2010年1月15日
沈阳航空工业学院课程设计报告 目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (6) 2.1顶层方案图的设计与实现 (6) 2.1.1创建顶层图形设计文件 (6) 2.1.2器件的选择与引脚锁定 (7) 2.1.3编译、综合、适配 (8) 2.2功能模块的设计与实现 (8) 2.3仿真调试 (10) 第3章编程下载与硬件测试 (12) 3.1编程下载 (12) 3.2硬件测试及结果分析 (12) 参考文献 (14) 附录（电路原理图） (15)
第1章总体设计方案 1.1 设计原理 阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。它有四个输出端和四个输入端。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。可控加法／减法(CAS)单元的逻辑电路图如图1.1所示。 图1.1可控加法／减法(CAS)单元的逻辑图 CAS单元的输入与输出关系可用如下一组逻辑方程来表示： S i＝A i ⊕(B i ⊕P) ?C C i＋1＝(A i＋C i) ?(B i ⊕P)＋A i C i 当P＝0时，就得到我们熟悉的一位全加器(FA)的公式： S i＝A i ⊕B i ⊕C i C i＋1＝A i B i＋B i C i＋A i C i 当P＝1时，则得求差公式： S i＝A i ?B i '?C i C i＋1＝A i B i '＋B i 'C i＋A i C i 其中B i '＝B i?1。 称为借位输出。 在减法情况下,输入C i称为借位输入,而C i ＋1
2.5 定点除法运算 2.5.1 原码一位除法 设被除数[x]原=xf.x1x2…xn，除数[y]原=yf.y1y2…yn 则有[x÷y]原=(xf⊕yf)+(0.x1x2…xn/0.y1y2…yn） 对于定点小数，为使商不发生溢出，必须保证|x|＜|y|；对于定点整数，为使商不发生溢出，必须保证双字|x|的高位字部分＜|y|。 计算机实现原码除法，有恢复余数法和不恢复余数法两种方法。 1. 恢复余数法 由于每次商0之前都要先恢复余数，因此这种方法称之为恢复余数法。 [例2.40] x=0.1001，y=-0.1011，用原码恢复余数法计算x÷y。
2. 不恢复余数法 不恢复余数法又称加减交替法，它是恢复余数法的一种变形。设ri表示第i次运算后所得的余数，按照恢复余数法，有： 若ri＞0，则商1，余数和商左移1位，再减去除数，即 ri+1=2ri-y 若ri＜0，则先恢复余数，再商0，余数和商左移1位，再减去除数，即 ri+1=2(ri+y)-y=2ri+y 由以上两点可以得出原码加减交替法的运算规则： 若ri＞0，则商1，余数和商左移1位，再减去除数，即ri+1=2ri-y； 若ri＜0，则商0，余数和商左移1位，再加上除数，即ri+1=2ri+y。 由于此种方法在运算时不需要恢复余数，因此称之为不恢复余数法。原码加减交替法是在恢复余数的基础上推导而来的，当末位商1时，所得到的余数与恢复余数法相同，是正确的余数。但当末位商0时，为得到正确的余数，需增加一步恢复余数，在恢复余数后，商左移一位，最后一步余数不左移。 [例2.41] x=0.1001，y=-0.1011，用原码加减交替法计算x÷y。 由例2.41可以看出，运算过程中每一步所上的商正好与当前运算结果的符号位相反，在原码加减交替除法硬件设计时每一步所上的商便是由运算结果的符号位取反得到的。由例2.41还可以看出，当被除数（余数）和除数为单符号时，运算过程中每一步所上的商正好与符号位运算向前产生的进位相同，在原码阵列除法器硬件设计时每一步所上的商便是由单符号位运算向前产生的进位得到的。 [例2.42] x=-10110000，y=1101，用原码加减交替法计算x÷y。
乘位阵列乘法器设计集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）
课程设计报告课程设计题目： 4乘4位阵列乘法器设计 学生姓名：杨博闻 学号 专业：计算机科学与技术 班级： 1120701 指导教师：汪宇玲 2014年 1月 4日
一、设计目的 1．掌握乘法器的原理及其设计方法。 2 ．熟练应用CPLD 设计及 EDA 操作软件。 二、设计设备 1．TDN-CM+或 TDN-CM++教学实验系统一套。 2 ·PC 微机一台。 3·ispDesignEXPERT 软件 模型机数据通路结构框图 三、设计原理 本实验用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2)
a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------- ------------------------------------------------ p7 p6 p5 p4 p3 p2 p1 p0 四、设计步骤 1．安装EDA 软件 打开计算机电源，进入 Windows 系统，安装上述 ispDesignEXPERT 软件。安装完成后，桌面和开始菜单中则建有 ispDesignEXPERT 软件图 标。 2．用ispDesignEXPERT 软件根据上述乘法的逻辑原理用ABEL 语言 编写功能描述程序。 其在 1032 芯片中对应的管脚如图： 3．编辑、编译和下载 使用 ispDesignEXPERT 软件编辑源程序并进行编译，然后打开实验 系统电源，将生成的 JEDEC 文件下载到 ispLSI1032 中去。 4 ．连接实验电路 按下图连接实验电路。 5 ．给定操作数，观察乘法器输出 将 SWITCH UNIT 单元中的 SW-B、AR 开关置为低电平状态。在 INPUT DEVICE 单元中的 8 个开关的高 4 位为乘数 A ，低四位为被乘
习题2 1. 写出下列各数的原码、反码、补码、移码（用8位二进制表示），其中MSB是最高位（符号位），LSB是最低位。如果是小数，则小数点在MSB之后；如果是整数，则小数点在LSB之后。 (1)-59/64 (2)27/128 (3)-127/128 (4)用小数表示-1 (5)用整数表示-1 (6)-127 (7)35 (8)-128 2. 设[x]补=x0.x1x2x3x4，其中x i取0或1，若要使x＞－0.5，则x0、x1、x2、x3、x4的取值应满足什么条件？ 3. 若32位定点小数的最高位为符号位，用补码表示，则所能表示的最大正数为，最小正数为，最大负数为，最小负数为；若32位定点整数的最高位为符号位，用原码表示，则所能表示的最大正数为，最小正数为，最大负数为，最小负数为。 4. 若机器字长为32位，在浮点数据表示时阶符占1位，阶码值占7位，数符占1位，尾数值占23位，阶码用移码表示，尾数用原码表示，则该浮点数格式所能表示的最大正数为，最小正数为，最大负数为，最小负数为。 5. 某机浮点数字长为18位，格式如图2.35所示，已知阶码（含阶符）用补码表示，尾数（含数符）用原码表示。 (1)将(-1027)10表示成规格化浮点数； (2)浮点数(0EF43)16是否是规格化浮点数？它所表示的真值是多少？ 图2.35 浮点数的表示格式 6. 有一个字长为32位的浮点数，格式如图2.36所示，已知数符占1位；阶码占8位，用移码表示；尾数值占23位，尾数用补码表示。 图2.36 浮点数的表示格式 请写出：
(1)所能表示的最大正数； (2)所能表示的最小负数； (3)规格化数所能表示的数的范围。 7. 若浮点数x的IEEE754标准的32位存储格式为(8FEFC000)16，求其浮点数的十进制数值。 8. 将数(-7.28125)10转换成IEEE754标准的32位浮点数的二进制存储格式。 9. 已知x=-0.x1x2…x n，求证：[x]补=+0.00…01。 10. 已知[x]补=1.x1x2x3x4x5x6，求证：[x]原=+0.000001。 11. 已知x和y，用变形补码计算x+y，同时指出运算结果是否发生溢出。 (1)x=0.11011 y=-0.10101 (2)x=-10110 y=-00011 12. 已知x和y，用变形补码计算x-y，同时指出运算结果是否发生溢出。 (1)x=0.10111 y=0.11011 (2)x=11011 y=-10011 13. 已知[x]补=1.1011000，[y]补=1.0100110，用变形补码计算2[x]补+1/2[y]补=？，同时指出结果是否发生溢出。 14. 已知x和y，用原码运算规则计算x+y，同时指出运算结果是否发生溢出。 (1)x=0.1011，y=-0.1110 (2)x=-1101，y=-1010 15. 已知x和y，用原码运算规则计算x-y，同时指出运算结果是否发生溢出。 (1)x=0.1101，y=0.0001 (2)x=0011，y=1110 16. 已知x和y，用移码运算方法计算x+y，同时指出运算结果是否发生溢出。 (1)x=-1001，y=1101 (2)x=1101，y=1011
沈阳***** 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：2007年1月7日
目录 第1章总体设计方案 (1) 1.1 设计原理 (1) 1.2 设计思路 (1) 1.3 设计环境 (1) 第二章详细设计方案 (2) 2.1顶层方案图的设计与实现 (2) 2.1.1创建顶层图形设计文件 (2) 2.1.2器件的选择与引脚锁定 (3) 2.1.3编译、综合、适配........................................................................ . (4) 2.2底层的设计与实现........................................................................ (4) 2.2.1阵列乘法器的设计与实现..................................... ................. .......... ................. (4) 2.3功能模块的设计与实现 (6) 2.4 仿真调试.................................................................................. (7) 第3章编程下载与硬件测试 (10) 3.1 编程下载 (10) 3.2 硬件测试及结果分析 (10) 参考文献 (12) 课程设计总结 (13)
课程设计报告课程设计题目：4乘4位阵列乘法器设计 学生姓名：杨博闻 学号：201120070115 专业：计算机科学与技术 班级：1120701 指导教师：汪宇玲 2014年1月4日
一、设计目的 1．掌握乘法器的原理及其设计方法。 2 ．熟练应用CPLD 设计及EDA 操作软件。 二、设计设备 1．TDN-CM+或TDN-CM++教学实验系统一套。 2 ·PC 微机一台。 3·ispDesignEXPERT 软件 模型机数据通路结构框图 三、设计原理 本实验用CPLD 来设计一个4 ×4 位乘法器，相对于画电路图输入，用ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在ABEL 源程序描述中的功能块调用编号）：
a3 a2 a1 a0 ×b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0 四、设计步骤 1．安装EDA 软件 打开计算机电源，进入Windows 系统，安装上述ispDesignEXPERT 软件。安装完成后，桌面和开始菜单中则建有ispDesignEXPERT 软件图标。 2．用ispDesignEXPERT 软件根据上述乘法的逻辑原理用ABEL 语言编写功能描述程序。 其在1032 芯片中对应的管脚如图： 3．编辑、编译和下载 使用ispDesignEXPERT 软件编辑源程序并进行编译，然后打开实验系统电源，将生成的JEDEC 文件下载到ispLSI1032 中去。 4 ．连接实验电路 按下图连接实验电路。 5 ．给定操作数，观察乘法器输出 将SWITCH UNIT 单元中的SW-B、AR 开关置为低电平状态。在INPUT
833“计算机学科专业基础综合”复习参考提纲 一、考察目标 计算机学科专业基础综合考试涵盖数据结构、计算机组织与体系结构、操作系统和计算机网络等学科专业基础课程。要求考生比较系统地掌握上述专业基础课程的基本概念、基本原理和基本方法，能够综合运用所学的基本原理和基本方法分析、判断和解决有关理论问题和实际问题。 二、考试形式和试卷结构 1、试卷满分及考试时间：本试卷满分为150，考试时间为180分钟 2、答题方式：闭卷，笔试 3、试卷内容结构：数据结构45分、计算机组织与体系结构45分、操 作系统35分、计算机网络25分 三、考察范围 数据结构： 【总体要求】 “数据结构”要求学生掌握数据结构的基本理论和基本方法，使学生具备基本的数据结构分析、设计、求解实际问题的能力。要求掌握数据结构的基本概念、基本原理和基本方法；掌握线性表、树与二叉树、图的逻辑结构、物理结构、基本操作，以及基本操作在不同的物理结构上的实现，并能够对操作算法进行基本的时间复杂度和空间复杂度进行分析；掌握基本的查找和排序方法，并能够利用这些方法对实际问题进行分析和求解，具备采用C或C++或JA V A 语言设计与实现算法的能力。 （一）数据结构基本概念 1.复习内容 数据结构、算法的基本定义，数据结构的逻辑结构和物理结构，算法的性能评价方法。 2.具体要求 数据结构的定义
数据结构的逻辑结构 数据结构的物理结构 算法的概念和算法的性能评价(时间复杂度) （二）线性表（大题考点） 1.复习内容 线性表的概念和基本运算，线性表的顺序存储和链式存储，线性表的基本运算在顺序存储和链式存储结构上的实现。 2.具体要求 线性表的概念和基本运算 线性表的顺序存储 线性表的链式存储 线性表的应用 （三）栈和队列（选择题考点） 1.复习内容 栈和队列的基本概念、基本操作和存储结构。 2.具体要求 栈和队列的基本概念和基本操作 栈和队列的顺序存储结构 栈和队列的链式存储结构 栈和队列的应用 （四）串 1.复习内容 串的基本概念、存储结构和模式匹配算法 2.具体要求 串的基本概念和基本操作 串的顺序存储结构 串的链式存储结构 模式匹配算法 （五）数组和广义表
第2章作业参考答案 1、 (1) -35(=23)16 (2)127 (3)-127 (4)-1 [-35]原=10100011 [127]原=01111111 [-127]原=11111111 [-1]原=10000001 [-35]反=11011100 [127]反=01111111 [-127]反=10000000 [-1]反=11111110 [-35]补=11011101 [127]补=01111111 [-127]补=10000001 [-1]补=11111111 2 当a 7=0时，x ≥0，满足x>-0.5的条件，即：若a 7=0，a 6~ a 0可取任意值 当a 7=1时，x<0，若要满足x>-0.5的条件，则由补码表示与其真值的关系，可知： 7 061524334251676 022222221)2(1--------=*+*+*+*+*+*+*+-=*+-=∑a a a a a a a a x i i i 要使x>-0.5 ，所以要求a 6=1，并且a 5~a 0不能全部为0 所以，要使x>-0.5，则要求a 7=0；或者a 7= a 6=1，并且a 5~a 0至少有一个为1 3、 由题目要求可知，该浮点数的格式为： M(23位)不必存储符号位，只需存小数点后面的有效数值位即可。 (1)最大数的二进制表示为：0 11111111 1111……111(23个1) (2)最小数的二进制表示为：1 11111111 0000……000(23个0) (3)非IEEE754标准的补码表示的规格化数是指其最高有效位与符号位相反 故有： 最大正数为：0 11111111 1111……111(23个1)=+(1-2-23)?2127 最小正数为：0 00000000 1000……000(22个0)=+0.5?2-128 最大负数为：1 00000000 0111……111(22个1)=-(0.5+2-23)?2-128 最小负数为：1 11111111 0000……000(23个0)=-1?2127 所以其表示数的范围是：+0.5?2-128~+(1-2-23)?2127以及-1?2127~-(0.5+2-23)?2-128
直接补码阵列乘法器的设计原理 * 李澄举 (嘉应学院计算机系，广东梅州514015) [摘要]直接补码阵列乘法器的工作原理是《计算机组成原理》课程的难点。本文从组成阵列乘法器的四类全加器的工作原理分析开始，结合补码和真值的转换关系，通过和手工计算方法的对比，深入浅出地揭示了直接补码阵列乘法器的工作原理。 [关键词] 直接补码阵列乘法器，负权值，一般化全加器 一、引言 直接补码阵列乘法器可以直接求出两个补码的相乘积，由于符号位也参加运算，运算速度比起原码阵列乘法器快得多。5位乘5位的直接补码并行阵列乘法器的逻辑结构如图1所示。 与原码阵列乘法器不同的是，直接补码阵列乘法器除了采用0类全加器之外，还采用了1类和2类全加器，以对应于输入补码符号位的负的位权值；图1左下角的虚框是行波进位加法器，为了缩短加法时间，可以用先行进位加法器代替。 设被乘数和乘数(均为补码)分别为A＝(a4)a3a2a1a0，B＝(b4)b3b2b1b0，其中a4和b4是符号位，用括号括起来是表示这一位具有负的位权值。根据补码和真值的转换可以知道，补码A的真值a＝a4×(－24)＋a3×23＋a2×22＋a1×21＋a0×20； 补码B的真值b＝b4×(－24)＋b3×23＋b2×22＋b1×21＋b0×20； 即在将补码直接转换成真值时，符号位取负权值，其余位取正权值。 如设A＝01101(＋13)，B＝11011(－5)，计算符号位参加运算A×B的竖式乘法如下：*【作者简介】李澄举（1949—）,男,广东梅县人, 嘉应学院计算机系副教授
在这个竖式中，带括位的位具有负的位权值，即(1)＝－1，(0)＝0。原乘积最高两位0(1) 是带有负位权值的二进制数，相当于0×21＋1×(－20) ＝－1，因(1)1相当于1×(－21)＋1 ×20 ＝－1，故0(1)可以写成(1)1，这扩充符号位(1)便是乘积的符号位。由此可见，在竖式乘法中，若乘积中间位有带负位权值的(1)，可照此办法将(1)左移或消去，如果(1)能移到乘积最左边，则说明乘积为负，这(1)便是补码符号位；否则乘积为正，应在乘积最左边的1之左边加一个0作为补码符号位。 二、各类全加器的加法逻辑 要了解直接补码阵列乘法器的工作原理，首先要了解各类全加器的工作原理。 常规的一位全加器可假定它的3个输入和2个输出都是正权。这种加法器通过把正权 或负权加到 输入/输出端, 可以归纳出 四类加法单 元。如图2所 示各类全加 器的逻辑符 号，图中凡带有小圆圈的输入端都是负位权值的输 入端、带有小圆圈的输出端都是负位权值的输出 端。由图可见，0类全加器没有负权输入和负权输 出；1类全加器有1个负权输入和1个负权输出；2 类全加器有2个负权输入和1个负权输出；3类全 加器有3个负权输入和3个负权输出；各类全加器 就是按负权值输入的个数命名的。 1、0类全加器 由于0类全加器3个输入X 、Y 、Z 和2个输出 S （本位）和C （进位）都是正权，它的输出函数 表达式为我们所熟知： ZX YZ XY C XYZ Z Y X Z Y X Z Y X S 00++=+++=。 2、1类全加器 1类全加器只有1个负权输入和1个负权的本 位输出。对于负权输入，如竖式乘法可见，加法的 结果是正权的值的和与负权的值相减。但一位的减 法不同于做n 位定点整数的补码减法，1类全加器
2．1 数据表示 目标问题：数据在计算机中是如何表示的？ ?问题1：计算机中使用几进制数？如何实现：二进制→十进制，十进制→二进制 ?问题2：计算机有哪些种类数据？ 数值+文字（西文+汉字） ?问题3：数值表示？ 从C语言的数据类型引入（int , float） 定点数——int （纯小数） 浮点数——float/double ?问题4：带符号数的计算机表示 引入原码表示、补码表示 ?问题5：什么是移码？移码有什么用？为什么要使用移码？ ?问题6：如何确保编码是准确的？ 同学小结： 定点数、浮点数 原码、补码、移码、校验码，ASCII码和汉字码 2.2 定点加法减法运算 1．补码加、减法公式的证明思想 2．数据溢出的检测方法（两种） 3．全加器（图2.3(a)）是如何得到的？ 4．行波进位加减法器是如何工作的？ 5．为什么一套加法器可以实现加、减法？ 2.3 定点乘法运算（2. 3.2不要求） 1．图2.4 乘法阵列上面的与门是干什么用的 2．乘法阵列是否适用于带符号数？ 3．多位加法存在行波进位时间长的问题，乘法阵列中是如何改进的？ 4．求补电路的思想是什么？ 2.4 定点除法运算 1．并行除法器的输入输出分别是什么？各多少位？ 2．假定除数为n位，手算时减法的位数最多要几位？，并行阵列除法器内加减法的位数是几位？为什么有这样的区别？ 3．除法过程中，如何判断够不够减，不够减时如何处理？ 4．什么是不恢复余数的阵列除法器？
2．5．2 ALU 1．ALU如何实现逻辑运算？ 2．S0~S3起什么作用？ 3．“先行进位” 提出问题：计算行波进位的时间，8位，64位 讨论：如何能更快（如何适应现代计算机的高速要求） 新的问题：32位机的最高进位如何实现？ 对策： 同学小结： 先行进位的思想：公式的逐级代入，通过增加硬件复杂度，提高速度； 硬件复杂度与时间达到一种平衡。 4．什么是内部总线？有那几种形式？各有什么优点？ 2．6 浮点运算 1．浮点加碱运算步骤 2．为什么对阶时要小阶向大阶对 3．为什么要对结果作规格化处理。有那两种规格化方式 4．补码表示的1.101需要规格化吗？为什么？ 5．乘除法步骤与加减法有何区别？
第一章 1．比较数字计算机和模拟计算机的特点 解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的； 数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。 两者主要区别见P1 表1.1。 2．数字计算机如何分类？分类的依据是什么？ 解：分类：数字计算机分为专用计算机和通用计算机。通用计算机又分为巨型机、大型机、 中型机、小型机、微型机和单片机六类。 分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。 通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、 指令系统规模和机器价格等因素。
3．数字计算机有那些主要应用？ （略） 4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？ 解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。 存储程序：将解题的程序（指令序列）存放到存储器中； 程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。 主要组成部分有：控制器、运算器、存储器、输入设备、输出设备。 5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？ 解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容 量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。 单元地址：单元地址简称地址，在存储器中每个存储单
元都有唯一的地址编号，称为单元地 址。 数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。 指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。 6．什么是指令？什么是程序？ 解：指令：计算机所执行的每一个基本的操作。 程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。 7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？ 解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的 信息即为数据信息。 8．什么是内存？什么是外存？什么是CPU？什么是适配器？简述其功能。
河北大学计算机组成原理实验报告 学院年级专业 学号姓名 实验日期实验地点指导老师 实验项目不恢复余数阵列除法器成绩 一、实验目的： 理解除法器的原理。 二、实验原理： 这次实验实现原码不恢复余数法的阵列除法器算法（余数左移除数固定），详细计算过程如下。 例题：X=0.10110，y=0.111，求[x/y]原。则[x]补=0.10110，[y*]补=0.111，[-y*]补=1.001 由于除数被除数都为正，因此最后结果为正，直接在最后的结果加上“+”，商为+0.110，但是由于除数在计算的过程中被逻辑左移了3次，所以要乘以2^-5进行恢复，故余数为0.000 010 000。
原码不恢复余数法原理说明： ①符号位单独处理，参加运算的是除数和被除数的绝对值的补码，除数的绝对值用y*表示； ②合法的除法运算中，被除数必须小于除数，因此第一次上商肯定是r6=0，否则溢出，停止运算； ③原码恢复余数法来源于手算的竖式除法。若余数为正，表示够减，商上1，左移一位，减去[y*]补，也就是加上[-y*]补；若余数为负，表示不够减，商上0，恢复余数（加上除数），变成减去除数之前的结果，继续左移一位，加上[-y*]补。 ④原码不恢复余数法建立在原码恢复余数法的基础之上，假设当前的余数为R。当余数大于0时，下一步余数是先左移一位再减去除数，即下一步余数应该为R’=2R-y*；当余数小于0时先恢复余数，然后再左移一位再减去除数，假设当前余数为R，那么下一步余数应该为R’=2(R+y*)-y*=2R+y*。以上两个式子将恢复余数法的步骤定量化了，也就是说，要么左移一位加上y*，要么左移一位减去y*，这就是加减交替的含义。 ⑤除数和被除数具有3位尾数的合法的除法，需要逻辑移位3次，上商3+1=4次。可以设置一个计数器count来控制循环次数，达到3次就停止。 ⑥若最后一步为负，表示不够减，商上0，需要恢复余数，即加上除数，否则不需要。 接下来介绍原码不恢复余数阵列除法器 ①可控加法/减法(CAS)单元 原理是利用一个可控加法／减法 CAS 单元所组成的流水阵 列来实现的它有四个输出端和四个输入端。当输入线P＝0 时，CAS 作加法运算；当P＝1 时，CAS 作减法运算。逻辑 结构图如图所示。不恢复余数阵列除法器的逻辑结构 图 CAS 单元的输入与输出的关系可用如下一组逻辑方程来 表示： Si＝Ai⊕(Bi⊕P)⊕C，Ci＋1＝(Ai＋Ci)· (Bi⊕P)＋AiCi 当P＝0 时，就是一个全加器，如下式：Si＝Ai⊕Bi⊕Ci ，Ci＋1＝AiBi＋BiCi＋AiCi 当P＝1 时,则得求差公式：Si＝Ai⊕非Bi ⊕Ci ，Ci＋1＝AiBi＋BiCi＋AiCi ，其中非Bi＝Bi⊕1。在减法情况下,输入Ci 称为借位输入,而Ci＋1 称为借位输出。 ②不恢复余数的除法（加减交替法） 在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。 本实验就采用加减交替的方法设计这个阵列除法器。 被除数为x= X0.x6x5x4x3x2x1（这里需要右移，是双倍长）；除数为y=Y0.y3y2y1。其中X0 和 Y0 是被除数和除数的符号位，在本次设计中X0 和 Y0 为零，商的符号位恒为零，商为q4.q3q2q1，余数为0.00r6r5r4r3。字长n+1=4