集成电路分析
集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？
参考答案：
按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律
解释欧姆型接触和肖特基型接触。
参考答案：
半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：
集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：
光刻的作用是什么？列举两种常用曝光方式。
参考答案：
光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式
25、简述光刻工艺步骤。
参考答案：
涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？
参考答案：
正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液
中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？
参考答案：
需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻
第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻
掺杂工艺：
掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：
掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵，
试述PN结的空间电荷区是如何形成的。
参考答案：
在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。
参考答案：
形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。
表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT），
称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修
有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联
之前，两个有源区没有差别。另外，业内通俗的把有后续杂质注入的地方就都叫做有源区了。在微电子学中，场区是指一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，可以起到隔离晶体管的作用。
有源区和场区是互补的，晶体管做在有源区处，金属和多晶硅连线多做在场区上。
CMOS工艺中的场区（即晶体管以外的区域）需要较厚的氧化层，目的是提高场开启电压，使其高于工作电压，形成良好的隔离；同时减小金属层或多晶硅与硅衬底之间的寄生电容。但仅靠增加场氧的厚度仍不能满足对场开启的要求（即满足场在器件正常工作时不可能开启的要求），还要对场区进行注入，增加场区的掺杂浓度，阻止沟道的生成，进一步提高开启电压。
集成电路设计的5个技术指标：1. 集成度（Integration Level）是以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。随着集成度的提高，使IC及使用IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积和重量减小、产品成本下降，从而提高了性能/价格比，不断扩大其应用领域，因此集成度是IC技术进步的标志。为了提高集成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等措施。为节省芯片面积普遍采用了多层布线结构，现已达到7层布线。晶片集成(Wafer Scale Integration-WSI)和三维集成技术也正在研究开发。自IC问世以来，集成度不断提高，现正迈向巨大规模集成(Giga Scale Integration-GSl)。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上系统(SoC)的时代。
2. 特征尺寸 (Feature Size) ?（Critical Dimension）特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进。集成电路的特征尺寸向深亚微米发展，目前的规模化生产是0.18μm、0.15 μm 、0.13μm工艺， Intel目前将大部分芯片生产制成转换到0.09 μm 。下图自左到方给出的是宽度从4μm~70nm按比例画出的线条。由此，我们对特征尺寸的按比例缩小有一个直观的印象。
3. 晶片直径(Wafer Diameter) 为了提高集成度，可适当增大芯片面积。然而，芯片面积的增大导致每个圆片内包含的芯片数减少，从而使生产效率降低，成本高。采用更大直径的晶片可解决这一问题。晶圆的尺寸增加，当前的主流晶圆的尺寸为8吋，正在向12吋晶圆迈进。下图自左到右给出的是从2吋～12吋按比例画出的圆。由此，我们对晶圆尺寸的增加有一个直观的印象。
4. 芯片面积(Chip Area) 随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。芯片面积的增大也带来一系列新的问题。如大芯片封装技术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。但后一问题可通过增大晶片直径来解决。
5. 封装(Package) IC的封装最初采用插孔封装THP (through-hole package)形式。为适应电子设备高密度组装的要求，表面安装封装(SMP)技术迅速发展起来。在电子设备中使用SMP的优点是能节省空间、改进性能和降低成本，因SMP不仅体积小而且可安装在印制电路板的两面，使电路板的费用降低60％，并使性能得到改进。
1、解释基本概念：集成电路，集成度，特征尺寸
参考答案：
A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。
2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE
参考答案：
IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction
3、试述集成电路的几种主要分类方法
参考答案：
集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下”集成电路设计步骤。
参考答案：
“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。
5、比较标准单元法和门阵列法的差异。
参考答案：
标准单元方法设计与门阵列法基本的不同点有：(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当市线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。(3) 门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有的各层掩膜版。
6、
7、试述集成电路制造中，导体、半导体和绝缘体各起什么作用。
参考答案：
导体：（1）构成低值电阻；（2）构成电容元件的极板；（3）构成电感元件的绕线；
（4）构成传输线（微带线和共面波导）的导体结构；（5）与轻掺杂半导体构成肖特
基结接触；（6）与重掺杂半导体构成半导体器件的电极的欧姆接触；（7）构成元器
件之间的互连；（8）构成与外界焊接用的焊盘。
半导体：（1）制作衬底材料；（2）构成MOS管的源漏区，集成电路中的基本元件就是依据半导体的特性构成。
绝缘体：（1）构成电容的介质；（2）构成MOS（金属-氧化物-半导体）器件的栅绝缘层；
（3）构成元件和互连线之间的横向隔离；（4）构成工艺层面之间的垂直向隔离；（5）构成防止表面机械损伤和化学污染的钝化层。
8、试述半导体特性及其应用。
参考答案：
半导体的电导率在10-22 S·cm-1~10-14 S·cm-1之间，导电性能介于导体与绝缘体之间，半导体的特点是其电导率随外界条件的变化而急剧变化。温度变化、光照，掺入杂质等都能显著改变半导体的导电性能。
半导体的广泛应用：热敏电阻（测温度和自动控制）；光敏电阻（自动控制）；晶体管；集成电路和超大规模集成电路等。
9、列举两种典型的金属与半导体接触。 参考答案：
一种是整流接触，即制成肖特基势垒二极管；另一种是非整流接触，即欧姆接触。
10、
11、试比较p-n 结和肖特基结的主要异同点。 参考答案：
共同点：由载流子进行电流传导。
不同点：p-n 结由少数载流子来进行电流传导；肖特基结的主要传导机制是半导体中多数载流子的热电子发射越过电势势垒而进入金属中。 12、
13、MOS 器件结构的对称性使其源漏区可以互换，双极型器件是否也具有同样的特点？若没有，请说明原因。 参考答案：
双极型器件的集电极与发射极不具有对称性，不能互换。虽然双极型器件原理图显示两个PN 结是对称的，但实际制造时发射区的掺杂浓度远远高于集电区，而集电结的面积大于发射结的面积。
14、什么是MOS 管的阈值电压。 参考答案：
引起沟道区产生强表面反型的最小栅电压，称为阈值电压V T 。 15、讨论MOS 器件源漏电流与其几何尺寸的关系。 参考答案：
根据本章给出的式（2.3）可知，MOS 器件的栅长L 减小，源漏电流增大；栅宽W 减小，源漏电流减小。但同时减小L 和W ，理论上可保持源漏电流不变。 16、MOS 管的跨导系数与哪些参数有关？ 参考答案：
β是MOS 晶体管的跨导系数，β与工艺参数及器件的几何尺寸有关，其关系为：
)(L
W
t ox
μεβ=
17、试画出MOS 器件跨导与源漏电压的函数曲线。 参考答案：
Vds
Gm
Vgs-Vt
18、根据式（2.3），试推导PMOS 器件在不同工作区域的理想表达式。 参考答案：
0 (a) 截止区
I ds ＝ ()?????
?---22
ds
ds t gs V V V V β （b ）线性区
()2
2
t gs
V V
--
β
（c ）饱和区
18
19、什么叫硅的热氧化？有哪几种热氧化技术？ 参考答案：
硅的热氧化法是指硅与氧或水汽，在高温下经化学反应生成SiO 2。根据氧化剂的不同，热氧化可分为干氧氧化、水汽氧化和湿氧氧化。 20、试述晶体外延的意义，列出三种外延方法。 参数答案：
晶体外延的意义是：用同质材料形成具有不同掺杂种类及浓度，因而具有不同性质的晶体层。
晶体外延的方法主要有：气相外延生长、金属有机物气相外延生长、分子束外延生长。 21、解释：同质外延、异质外延。 参考答案：
外延生长时，当衬底与外延层为同种材料时称为同质外延，同质外延的目的是形成具有不同掺杂种类及浓度的晶体层，因而它可以具有不同性能。当两者材料相异时称异质外延，异质外延用来形成各种异质结构的器件，如异质结晶体管（HBT ）。 22、掩模在IC 制造过程中有什么作用？ 参考答案：
任何半导体器件及IC 都是一系列相联系的基本单元的组合，如导体、半导体及在基片不同层上形成的不同尺寸的隔离材料等。要制作出这些结构需要一套掩模。因此掩模是IC 制造过程中必须要经过的一个重要环节。
23、比较整版掩模和单片掩模的区别，并列举三种掩模的制造方法。
参考答案：
整版按统一的放大率印制，因此称为1X掩模。这种掩模在一次曝光中，对应着一个芯片阵列的所有电路的图形都被映射到基片的光刻胶上。
单片版通常把实际电路放大5或10倍，故称作5X或10X掩模。这样的掩模上的图案仅对应着基片上芯片阵列中的一个单元。上面的图案可通过步进曝光机映射到整个基片上。
掩模的制造方法：a、图案发生器法；b、x射线制版；c、电子束描述法。
27、试述曝光时间对设计的图形的影响。
参考答案：
曝光时间对设计图形的影响主要是：若曝光时间较长，对于正性光刻胶则得到的图形实际尺寸比预先设计的可能要小；对于负性光刻胶情况正相反。
28、
29、IC制造中常采用什么方法形成金属层？它的作用是什么？
参考答案：
金属层的形成主要采用物理汽相沉积(Pysical Vapor Deposition，简称PVD)技术。在半导体工艺发展过程中，主要的PVD技术有蒸镀和溅镀两种。
金属层的作用有：（1）形成器件本身的接触线；（2）形成器件间的互连线；（3）形成焊盘。
30、列举两种集成电路制造中的器件隔离结构，并比较其优缺点。
参考答案：
两种最常用的隔离结构：局部氧化隔离法隔离(LOCOS)和浅沟槽隔离(STI)。
局部氧化隔离法会产生“鸟嘴”效应，影响器件的性能；浅沟槽隔离法能有效地减小“鸟嘴”效应。
31、试述“鸟嘴”效应是如何产生的？它对MOS器件有什么影响？
参考答案：
通常，IC器件之间通过氧化去来隔离的，在局部氧化隔离工艺中，由于氧化过程中的渗透作用，造成了氧化区具有“鸟嘴形”。这种形状造成了有源区的变化，器件的宽度不再是版图上所画的。这就是所谓的“鸟嘴”效应。当器件尺寸缩小后，它将影响MOS器件的开启电压。
32、
33、上题所述N阱CMOS工艺需要哪几层掩模？每层掩模分别有什么作用？
参考答案：
需要十层掩模，每层掩模及其作用如下：
Mask1：形成n阱区
Mask2：确定NMOS和PMOS有源区
Mask3：场和栅氧化
Mask4：形成多晶硅并刻蚀成图案
Mask5：P＋扩散
Mask6：N＋扩散
Mask7：刻蚀接触孔
Mask8：沉积第一层金属并刻蚀成图案
Mask9：沉积第二金属并刻蚀成图案
Mask10：形成钝化层并刻蚀焊盘
34、为什么在相同工艺条件和相同几何尺寸下NMOS管速度要高于PMOS管？如果相同栅长的N管和P管要达到相同的速度，理论上N管和P管要满足什么条件？
参考答案：
因为NMOS管的导电沟道是由带负电的电子累积而成，而PMOS管的导电沟道是由带正电的空穴累积而成，由于电子的迁移率大约是空穴迁移率的2.5倍，因此NMOS管速度要高于PMOS管。
如果相同栅长的N管和P管要达到相同的速度，从理论上讲，PMOS管的栅宽应是NMOS管的2.5倍。
35、双极、CMO和BiCMOS集成电路器件各有何特点。
参考答案：
双极器件具有速度高、驱动能力强和低噪声等特性，但功耗大而且集成度低。CMOS 器件具有低功耗、集成度高和抗干扰能力强等优点，但它的速度较低、驱动能力差，在具有高速要求的环境下难以适应。所以结合了双极与CMOS工艺技术的BiCMOS工艺技术应运而生。BiCMOS工艺技术是将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。
36、
37、BiCMOS工艺技术常分为哪两类？它们各有什么特点？
参考答案：
BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。影响BiCMOS器件性能的主要部分是双极部分，因此以双极工艺为基础的BiCMOS工艺用的较多。
38、与以P阱CMOS工艺为基础的BiCMOS工艺相比，以N阱CMOS工艺为基础的
BiCMOS 工艺有什么特点？ 参考答案：
优点包括：（1）工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN 晶体管的性能；（2）制作NPN 管的N 阱将NPN 管与衬底自然隔开，这样就使得NPN 晶体管的各极均可以根据需要进行电路连接，增加了NPN 晶体管应用的灵活性。它的缺点是：NPN 管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P +-Si 为衬底，并在N 阱下设置N +隐埋层，然后进行P 型外延，可使NPN 管的集电极串联电阻减小5-6倍，还可以使CMOS 器件的抗闩锁性能大大提高。 39、目前GaAs 工艺有哪几类？ 参考答案：
GaAs 工艺分为三大类：GaAs MESFET ，GaAs HEMT ，GaAs HBT 40、GaAs HEMT 与MESFET 的主要区别是什么？ 参考答案：
HEMT 也属于FET 的一种，它有与MESFET 相似的结构。HEMT 与MESFET 之间的区别在于有源层。
41、与CMOS 工艺相比，GaAs 工艺有什么主要特点？ 参考答案：
与CMOS 工艺相比，GaAs 工艺具有速度高、噪声小、驱动能力强的优点。但其缺点是价格高、功耗大、成品率低。
42、已知突变PN 结零偏势垒电容为3pF ，内建势垒电压为0.5V ，计算10V 反偏电压时的势垒电容。 参考答案：
pF 65.05
.01013100 ≈+=
???
? ??-=-m
D
j j V
V C C 突变结，m ＝0.5
43、对于渐变结，上述势垒电容值是多少？ 参考答案：
pF 1.15
.0101313
00 =+=
???
? ??-=-m
D
j j V
V C C 渐变结，m ＝1/3
44、什么是MOSFET 的阈值电压，它受哪些因素影响？ 参考答案：
阈值电压Vt 是使半导体表面达到强反型所需加的栅极电压。它受衬底掺杂浓度、体效应、半导体材料的费米势等的影响。
45、试述MOS 管沟道长度L 和宽度W 与阈值电压的关系。 参考答案：
当MOS 工艺发展到亚微米、深亚微米水平后，必须考虑二阶效应。这时，随着沟道长度L 的减小，阈值电压将减小；随着沟道宽度W 的减小，阈值电压将增大。
46、图a 中M1和M2为某CMOS 工艺中的两个NMOS 管，M1的W/L ＝12μm/6μm ，M2的W/L ＝4μm/2μm ，其它物理参数及偏置均相同。图b 中给出了M1的漏极电流Id1随Vgs 的变化曲线，请画出Id2的大致变化，并说明Id1和Id2有什么不同，并解释不同的主要原因。
VDD
GND
Id1
Id2M1
M2
Vgs
Id
Vgs
Id1
（a ）
（b ）
参考答案：
考虑MOS 器件的窄沟道效应，M2的阈值电压比M1的高，所以电流Id2小于Id1。如图
Id
Vgs
Id1
Id2
47、什么是MOS 器件的体效应？ 参考答案：
MOS 工艺中，N 管衬底接最低电位，P 管衬底接最高电位；但它们的源极却未必与衬底电位相同，于是源衬存在电压差，这个电压差将影响阈值电压，这称为体效应。 48、MOS 器件存在哪些二阶效应？分别是由什么原因引起的？
参考答案：
二阶效应包括：短沟道效应，窄沟道效应，迁移率退化，沟道长度调制效应，静电反馈效应等。引起原因见7.4和7.5节。
画出一个PMOS 管叉指数为2的版图俯视图，要求使漏极电容最小。与相同大小的单指NMOS 管相比，漏极电容、栅极电阻有什么变化？ 49、说明MOS 器件噪声的来源、成因及减小方法。
参考答案：
MOS 器件噪声的来源：a 、热噪声，由沟道内载流子无规则运动引起，可通过增加MOS 的栅宽和偏置电流来减小。b 、闪烁噪声，沟道处二氧化硅与硅界面上电子的充放电引起，同样通过增加MOS 的栅宽来减小。
50、MOS 器件按比例缩小后对器件特性有什么影响？
参考答案：
若MOS 器件按比例因子α缩小后，器件速度得意提高、功耗减小、芯片面积减小集成度提高。
51、什么是电阻率？它的单位是什么（国际标准单位制）？ 参考答案：
电阻率ρ是反映材料导电性能的物理量，与导线的长度、横截面积无关。ρ数值上等于L =1m 、A =1m 2时的R 值，ρ越小说明材料导电性能越好。材料的电阻率与温度有关，金属材料的电阻率随温度的升高而增大．一般说温度升高1℃，电阻率增大约0.4 %。 单位：Ω·cm
52、试用电导率为102/（Ω·cm ），厚1μm 的材料设计1k Ω的电阻，设电阻宽1μm ，求其长。 参考答案：
因为：hW
L
R ρ
=，又电导率与电阻率互为倒数，所以： m 10cm 101010110110132443μρ
＝－=??????==
--RhW
L
53、什么是无源电阻？什么是有源电阻？举例说明。 参考答案：
无源电阻通常是合金材料或采用掺杂半导体制作的电阻，而有源电阻则是将晶体管进行适当的连接和偏置，利用晶体管的不同的工作区所表现出来的不同的电阻特性来做电阻。
例：无源电阻有：掺杂半导体、多晶硅电阻等；有源电阻有：工作在饱和区的PMOS 器件。
54、集成电容主要有几种结构？并比较不同结构的优缺点。 参考答案：
1）金属-绝缘体-金属(MIM)结构；2）多晶硅/金属-绝缘体-多晶硅结构；3) 金属的叉指结构4）PN 结电容；5）MOS 电容。
55、利用2μm ×6μm 的多晶硅栅极覆盖在4μm ×12μm 薄氧化层的正中间构成一个MOS 管，已知C ox ＝5×10－
4pF/μm 2，估算栅极电容。
参考答案：
MOS 结构如图所示：
2μm
4μm
所以栅极电容：C o＝5×10－4×2×4＝40pF
56、试述两种传输线电感，比较其优缺点。
参考答案：
传输线电感可以有微带线（Microstrip）和共面波导（CPW）两种实现方法。相对于微带线，CPW的优点是：
1）工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。
2）在相邻的CPW之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。
3）比金属孔有更低的接地电感。
4）低的阻抗和速度色散。
CPW的缺点是：
1）衰减相对高一些，在50GHz时，CPW的衰减大约是0.5dB/mm;
2）由于厚的介质层，导热能力差，不利于大功率放大器的实现。
57、比较砷化镓和磷化铟等衬底与硅衬底上的电感等效电路，试分析两者存在差异的原因。参考答案：
砷化镓和磷化铟等衬底为半绝缘体，硅衬底为半导体。因此，硅衬底上电感有衬底损耗电阻和电容。
58、版图设计的基本前提是什么？
参考答案：
版图设计的基本前提条件是：计算机辅助版图设计工具；版图设计规则；与设计相关的工艺文件。
59、规定版图几何设计规则的意义是什么？
参考答案：
版图几何设计规则为电路设计师和工艺工程师提供了一种必要的信息联系。其主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能地小，同时又不影响电器电路的可靠性。
60、从设计的观点出发，版图设计规则应包括哪些部分？
参考答案：
从设计的观点出发，设计规则可以分为三部分：
（a）决定几何特征和图形的几何规定，这些规定保证各个图形被此之间具有正确的关系．对设计人员来说，这方面的重要考虑是，每层掩模上的各个图形部件应该相切，或者应该保持互相分开；不同掩模上的各个图形部件应该套合，或者应该保持互相分开，一切都符合要求。这些几何关系在确定诸如晶体管纵横比或电容值等最坏情况设计参数方面也很重要。
(b)确定掩模制各和芯片制造中都需要的一组基本图形部件的强制性要求。典型的图形部件可能包括制造中所用的各块掩模精确套准所需的对准标志，把各个电路从硅片切下
来的划片间距以及供压焊封装用的压焊点尺寸。
(c)定义设计人员设计时所用的电参数的范围。通常，这些电参数包括晶体管增益，开启电压、电容和电阻的数值。
61、版图DRC、ERC和LVS的意义是什么？
参考答案：
DRC：检查版图中同层、不同层间图形的线宽、间距是否满足工艺的最小尺寸要求。
ERC ：检查版图中是否存在开路、短路、浮点等违反电气规则的现象。
LVS ：检查版图网表与电路原理图网表是否一致，即所画版图器件连接与相应的电路图连接关系的一致性检查
62、编写DRC 版图验证文件的主要依据是什么？ 参考答案：
工艺文件中的层次定义和给定的版图设计规则。
63、为提高CMOS 集成电路的抗自锁能力，可在版图设计上采取哪些措施。 参考答案：
合理布置电源接触孔，减小横向电流密度和横向电阻。采用伪收集极。采用保护环。 64、目前集成电路版图设计的主流工具有哪些？ 参考答案：
Cadence 提供的Virtuoso Layout 版图编辑环境；九天EDA 软件包提供的ZeniPDT 集成版图编辑系统；Tanner 提供的L-Edit 版图编辑工具等。 65. 根据图9.37，给出M 2管的漏极电流表达式。
I ref
I o
M 1
M 2
V DD GND
W 1
L 1W 2
L 2
图9.37
参考答案： ()()r e f
I
L W L W I 11220//=
66. 在图9.38中，若所有的晶体管都工作在饱和区，求M 4的漏电流。
I ref
I o
M 1
M 2
V DD
GND
W 1
L 1W 2
L 2M 3M 4
W 3
L 3W 4
L 4
图9.38
参考答案：
()()()()r e f
I L W L W L W L W I 334411220////=
67、 在图9.38中，若所有的晶体管都工作在饱和区，画出V x 从一个大的正值下降时I x 的
草图。
I ref
I x
M 1
M 2
M 3
M 0GND
V DD GND
+－
V x
图9.39
参考答案：
Vx
Ix I ref
I x
M 1
M 2
M 3
M 0GND
V DD GND
+－
V x
N
A
DS3
TH2A V V V +-TH3N V V -ref
I
68. 设计一个CMOS 差分放大器电路，写出其对应的SPICE 描述语句并作差模电流-电压
特性分析。 参考答案： a amp only
.lib 'd:\mm0355v.l' TT v2 vdd 0 5v v3 3 0 dc 1.2v
mn1 5 1 6 0 nch l=0.4u w=90u
mn2 7 2 6 0 nch l=0.4u w=90u
r1 vdd 5 1k
r2 vdd 7 1k
mcs1 6 3 0 0 nch l=0.4u w=30u
msf1 vdd 5 8 0 nch l=0.4u w=40u
mdf1 8 3 0 0 nch l=0.4u w=30u
msf2 vdd 7 9 0 nch l=0.4u w=40u
mdf2 9 3 0 0 nch l=0.4u w=30u
;.op
vs1 1 0 ac 1 0 pulse(2.5 2.7 0 0.01ns 0.01ns 0.2ns 0.4ns) vs2 2 0 ac 1 180 pulse(2.7 2.5 0 0.01ns 0.01ns 0.2ns 0.4ns) .ac dec 100 1 8g
.let voutdb=db(v(8))
.plot ac voutdb
.tran 0.001ns 10ns 0ns
.plot v(1) v(2) v(5) v(8) v(9)
.end
集成电路设计基础 2010-11年第一学期试题 一、填空题（20分） 1、目前，国内已引进了12英寸0.09um 芯片生产线，由此工艺线生产出来的集成 电路特征尺寸是0.009um （大 小），指的是右图中的W （字 母）。 2、CMOS工艺可分为p阱、n阱、双阱 三种。 在CMOS工艺中，N阱里形成的晶体管是p （PMOS，NMOS）。 3、通常情况下，在IC中各晶体管之间是由场氧来隔离的；该区域的形成用到的制造工艺是氧化工艺。 4.集成电路制造过程中，把掩膜上的图形转换成晶圆上器件结构一道工序是指光 刻，包括晶圆涂光刻胶、曝光、显影、烘干四个步骤； 其中曝光方式包括①接触式、②非接触式两种。 5、阈值电压V T是指将栅极下面的si表面从P型Si变成N型Si所必要的电压，根据阈值电压的不同，常把MOS区间分成耗尽型、增强型两种。降低V T 的措施包括：降低杂质浓度、增大Cox 两种。 二、名词解释（每词4分，共20分） ①多项目晶圆（MPW） ②摩尔定律 ③掩膜 ④光刻
⑤外延 三、说明（每题5分共10分） ①说明版图与电路图的关系。 ②说明设计规则与工艺制造的关系。 四、简答与分析题（10分） 1、数字集成电路设计划分为三个综合阶段，高级综合,逻辑综合,物理综合；解释这 三个综合阶段的任务是什么？ 2、分析MOSFET尺寸能够缩小的原因。 五、综合题（共4小题，40分） 1、在版图的几何设计规则中，主要包括各层的最小宽度、层与层之间的最小间距、各 层之间的最小交叠。把下图中描述的与多晶硅层描述的有关规则进行分类： （2）属于层与层之间的最小间距的是: （3）属于各层之间的最小交叠是： 2．请提取出下图所代表的电路原理图。画出用MOSFET构成的电路。
1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。
数值分析总复习提纲 数值分析课程学习的内容看上去比较庞杂，不同的教程也给出了不同的概括，但总的来说无非是误差分析与算法分析、基本计算与基本算法、数值计算与数值分析三个基本内容。在实际的分析计算中，所采用的方法也无非是递推与迭代、泰勒展开、待定系数法、基函数法等几个基本方法。 一、误差分析与算法分析 误差分析与算法设计包括这样几个方面： （一）误差计算 1、截断误差的计算 截断误差根据泰勒余项进行计算。 基本的问题是 (1)1 ()(01)(1)! n n f x x n θεθ++<<<+，已知ε求n 。 例1．1：计算e 的近似值，使其误差不超过10－6。 解：令f(x)=e x ,而f （k)(x)=e x ,f （k)(0)=e 0=1。由麦克劳林公式，可知 211(01)2!!(1)! n x x n x x e e x x n n θθ+=+++++<<+ 当x=1时，1 111(01)2! !(1)! e e n n θθ=+++ ++ <<+ 故3 (1)(1)!(1)! n e R n n θ=<++。 当n ＝9时，R n (1)<10－6，符合要求。此时， e≈2.718 285。 2、绝对误差、相对误差及误差限计算 绝对误差、相对误差和误差限的计算直接利用公式即可。 基本的计算公式是： ①e(x)＝x *－x ＝△x ＝dx ② *()()()ln r e x e x dx e x d x x x x ==== ③(())()()()e f x f x dx f x e x ''== ④(())(ln ())r e f x d f x = ⑤121212121122121122((,))(,)(,)(,)()(,)()x x x x e f x x f x x dx f x x dx f x x e x f x x e x ''''=+=+ ⑥121212((,)) ((,))(,) f x x f x x f x x εδ=
一．填空题 1、输电线路的网络参数是指（电阻）、（电抗）、（电纳）、（电导）。 2、所谓“电压降落”是指输电线首端和末端电压的（相量）之差。“电压偏移”是指输电线某点的实际电压和额定 电压的（数值）的差。 3、由无限大的电源供电系统，发生三相短路时，其短路电流包含（强制/周期）分量和（自由/非周期）分量，短路 电流的最大瞬时的值又叫（短路冲击电流），他出现在短路后约（半）个周波左右，当频率等于50HZ时，这个时间应为（0.01）秒左右。 4、标么值是指（有名值/实际值）和（基准值）的比值。 5、所谓“短路”是指（电力系统正常运行情况以外的相与相之间或相与地之间的连接），在三相系统中短路的基本 形式有（三相短路），（两相短路），（单相短路接地），（两相短路接地）。 6、电力系统中的有功功率电源是（各类发电厂的发电机），无功功率电源是（发电机），（电容器和调相机），（并联 电抗器），（静止补偿器和静止调相机）。 7、电力系统的中性点接地方式有（直接接地）（不接地）（经消弧线圈接地）。 8、电力网的接线方式通常按供电可靠性分为（无备用）接线和（有备用）接线。 9、架空线是由（导线）（避雷线）（杆塔）（绝缘子）（金具）构成。 10、电力系统的调压措施有（改变发电机端电压）、（改变变压器变比）、（借并联补偿设备调压）、（改变输电线路参 数）。 11、某变压器铭牌上标么电压为220±2*2.5%，他共有（5）个接头，各分接头电压分别为（220KV）（214.5KV）（209KV） （225.5KV）（231KV）。 二：思考题 1.电力网，电力系统和动力系统的定义是什么？（p2） 答: 电力系统：由发电机、发电厂、输电、变电、配电以及负荷组成的系统。 电力网：由变压器、电力线路、等变换、输送、分配电能的设备组成的部分。 动力系统：电力系统和动力部分的总和。 2.电力系统的电气接线图和地理接线图有何区别？（p4-5） 答：电力系统的地理接线图主要显示该系统中发电厂、变电所的地理位置，电力线路的路径以及它们相互间的连接。但难以表示各主要电机电器间的联系。 电力系统的电气接线图主要显示该系统中发电机、变压器、母线、断路器、电力线路等主要电机电器、线路之间的电气结线。但难以反映各发电厂、变电所、电力线路的相对位置。 3.电力系统运行的特点和要求是什么？（p5） 答：特点：（1）电能与国民经济各部门联系密切。（2）电能不能大量储存。(3)生产、输送、消费电能各环节所组成的统一整体不可分割。（4）电能生产、输送、消费工况的改变十分迅速。（5）对电能质量的要求颇为严格。 要求：（1）保证可靠的持续供电。（2）保证良好的电能质量。（3）保证系统运行的经济性。 4.电网互联的优缺点是什么？（p7） 答：可大大提高供电的可靠性，减少为防止设备事故引起供电中断而设置的备用容量；可更合理的调配用电，降低联合系统的最大负荷，提高发电设备的利用率，减少联合系统中发电设备的总容量；可更合理的利用系统中各类发电厂提高运行经济性。同时，由于个别负荷在系统中所占比重减小，其波动对系统电能质量影响也减小。联合电力系统容量很大，个别机组的开停甚至故障，对系统的影响将减小，从而可采用大容高效率的机组。 5.我国电力网的额定电压等级有哪些？与之对应的平均额定电压是多少？系统各元件的额定电压如何确定？ （p8-9） 答：额定电压等级有（kv）：3、6、10、35、110、220、330、500 平均额定电压有（kv）：3.15、6.3、10.5、37、115、230、345、525 系统各元件的额定电压如何确定：发电机母线比额定电压高5%。变压器接电源侧为额定电压，接负荷侧比额定电压高10%，变压器如果直接接负荷，则这一侧比额定电压高5%。 6.电力系统为什么不采用一个统一的电压等级，而要设置多级电压？（p8） S 。当功率一定时电压越高电流越小，导线答：三相功率S和线电压U、线电流I之间的固定关系为
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
数值分析期末复习 题型：一、填空 二、判断 三、解答（计算） 四、证明 第一章 误差与有效数字 一、有效数字 1、 定义：若近似值x*的误差限是某一位的半个单位，该位到x*的第一位非零数字共有n 位，就说 x*有n 位有效数字。 2、 两点理解： （1） 四舍五入的一定是有效数字 （2） 绝对误差不会超过末位数字的半个单位eg. 3、 定理1（P6）：若x*具有n 位有效数字，则其相对误差限为 4、 考点： （1）计算有效数字位数：一个根据定义理解，一个根据定理1（P7例题3） 二、避免误差危害原则 1、 原则： （1） 避免大数吃小数（方法：从小到大相加；利用韦达定理：x1*x2= c / a ） （2） 避免相近数相减（方法：有理化）eg. 或 （3） 减少运算次数（方法：秦九韶算法）eg.P20习题14 *(1)1 1 102n r a ε--≤ ?; x εx ε x εx ++=-+();1ln ln ln ???? ? ?+=-+x εx εx x cos 1-2sin 22x =
三、数值运算的误差估计 1、 公式： （1） 一元函数：|ε*( f (x *))| ≈ | f ’(x *)|·|ε*(x )|或其变形公式求相对误差（两边同时除以f (x *)） eg.P19习题1、2、5 （2） 多元函数（P8）eg. P8例4，P19习题4 第二章 插值法 一、 插值条件 1、 定义：在区间[a,b]上，给定n+1个点，a ≤x 0＜x 1＜…＜x n ≤b 的函数值 yi=f(xi)，求次数不超过n 的多项式P(x)，使 2、 定理：满足插值条件、n+1个点、点互异、多项式次数≤n 的P(x)存在且唯一 n i y x P i i n ,,2,1,0)(Λ==
《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS 集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液 中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联 集成电路设计复习题 绪论 1．画出集成电路设计与制造的主要流程框架。 2．集成电路分类情况如何？ 集成电路设计 1．层次化、结构化设计概念，集成电路设计域和设计层次 2．什么是集成电路设计？集成电路设计流程。 (三个设计步骤：系统功能设计逻辑和电路设计版 图设计) 3．模拟电路和数字电路设计各自的特点和流程 4．版图验证和检查包括哪些内容？如何实现？ 5．版图设计规则的概念，主要内容以及表示方法。为什么需要指定版图设计规则？ 6．集成电路设计方法分类？ (全定制、半定制、PLD) 7．标准单元/ 门阵列的概念，优点/缺点，设计流程 8．PLD设计方法的特点，FPGA/CPLD的概念 9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。 10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？ 11．集成电路的可测性设计是指什么？ Soc设计复习题 1. 什么是SoC？ 2. SoC设计的发展趋势及面临的挑战？ 3. SoC设计的特点? 4. SoC设计与传统的ASIC设计最大的不同是什么？ 5. 什么是软硬件协同设计？ 6. 常用的可测性设计方法有哪些？ 7. IP 的基本概念和IP分类 8. 什么是可综合RTL代码? 9. 么是同步电路，什么是异步电路，各有什么特点？ 10. 逻辑综合的概念。 11. 什么是触发器的建立时间( Setup Time )，试画图进行说明。 12. 什么是触发器的保持时间( Hold Time )，试画图进行说明。 13. 什么是验证，什么是测试，两者有何区别？ 14. 试画图简要说明扫描测试原理。 绪论 1、画出集成电路设计与制造的主要流程框架。 2、集成电路分类情况如何？ 双极型 数字模拟混合电路按应用领域分类 集成电路设计 1．层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，集成电路MSI 按规模分 LSI 类VLSI ULSI GSI 数字电 按功能分类模拟电 路组合逻辑电路 路时序逻辑电路 路线性电路 路非线性电路 单片集成 按结构分类 混合集 成 SSI PMOS 电M路OS 型NMOS CMOS B iMOS B iMOS 型 B iCMOS 电 厚路膜混合集 成 电路 薄路膜混合集 成 电路 模电知识要点总结_期末复习用_较全面【适合考前时间充分的全面复习】 第一章半导体二极管 一.半导体的基础知识 1.半导体---导电能力介于导体和绝缘体之间的物质(如硅Si、锗Ge)。 2.特性---光敏、热敏和掺杂特性。 3.本征半导体----纯净的具有单晶体结构的半导体。 4. 两种载流子----带有正、负电荷的可移动的空穴和电子统称为载流子。 5.杂质半导体----在本征半导体中掺入微量杂质形成的半导体。体现的是半导体的掺杂特性。 *P型半导体:在本征半导体中掺入微量的三价元素（多子是空穴，少子是电子）。 *N型半导体: 在本征半导体中掺入微量的五价元素（多子是电子，少子是空穴）。 6. 杂质半导体的特性 *载流子的浓度---多子浓度决定于杂质浓度，少子浓度与温度有关。 *体电阻---通常把杂质半导体自身的电阻称为体电阻。 *转型---通过改变掺杂浓度，一种杂质半导体可以改型为另外一种杂质半导体。 7. PN结 * PN结的接触电位差---硅材料约为0.6~0.8V，锗材料约为0.2~0.3V。 * PN结的单向导电性---正偏导通，反偏截止。 8. PN结的伏安特性 二. 半导体二极管 *单向导电性------正向导通，反向截止。 *二极管伏安特性----同ＰＮ结。 *正向导通压降------硅管0.6~0.7V，锗管0.2~0.3V。 *死区电压------硅管0.5V，锗管0.1V。 3.分析方法------将二极管断开，分析二极管两端电位的高低: 若 V阳 >V阴( 正偏 )，二极管导通(短路); 若 V阳 Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通 搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。 数值分析实验的经验、感受、收获、建议班级：计算131 学号：2012014302 姓名：曾欢欢数值分析实验主要就是学习MATLAB的使用以及对数值分析类容的应用，可以使学生更加理解和记忆数值分析学得类容，也巩固了MATLAB的学习，有利于以后这个软件我们的使用。在做实验中，我们需要具备较好的编程能力、明白MATLAB软件的使用以及掌握数值分析的思想，才能让我们独立自主的完成该作业，如果是上述能力有限的同学，需要借助MATLAB的书以及网络来完成实验。 数值分析实验对于我来说还是有一定难度，所以我课下先复习了MATLAB的使用方法以及编写程序的基本类容，借助互联网和同学老师资源完成了数值分析得实验的内容。在实验书写中，我复习了各种知识，所以我认为这门课程是有必要且是有用处的，特别是需要处理大量实验数据的人员，很有必要深入了解学习它，这样在以后的工作学习里面就减少了很多计算问题也提高了实验结果的精确度。 学习数值分析的经验、感受、收获、建议 数值分析的内容包括插值与逼近，数值微分与数值积分，非线性方程与线性方程组的数值解法，矩阵的特征值与特征向量计算，常微分方程数值解等。 首先我们必须明白数值分析的用途。通常所学的其他数学类学科都是由公式定理开始，从研究他们的定义，性质再到证明与应用。但实际上，尤其是工程，物理，化学等其它具体的学科。往往我们拿到 手的只是通过实验得到的数据。如果是验证性试验，需要代回到公式进行分析，验证。但往往更多面对的是研究性或试探性试验，无具体公式定理可代。那就必须通过插值，拟合等计算方法进行数据处理以得到一个相对可用的一般公式。还有许多计算公式理论上非常复杂，在工程中不实用，所以必须根据实际情况把它转化成多项式近似表示。学习数值分析，不应盲目记公式，因为公事通常很长且很乏味。 其次，应从公式所面临的问题以及用途出发。比如插值方法，就是就是把实验所得的数据看成是公式的解，由这些解反推出一个近似公式，可以具有局部一般性。再比如说拟合，在插值的基础上考虑实验误差，通过拟合能将误差尽可能缩小，之后目的也是得到一个具有一定条件下的一般性的公式。。 建议学习本门课程要结合知识与实际，比如在物理实验里面很多地方有用到线性拟合的知识，这样我们可以对数值分析得类容加以巩固，在学习中不能死记硬背，应该理解记忆，以及结合列题加以记忆和应用，只能在题里面我们才能去应用它。对于本学期的期末考试，由于本人注重了理论知识的记忆和应用，但是在复习过程中自己没有亲自去导致计算能力较弱，在考试过程中一道大题的计算耗费了大量的时间且错了，虽然解答题目的步骤和思想应该是没有问题的，所以同学们除了掌握基本的理论知识以外，得加强计算能力的锻炼，避免不必要的浪费时间以及精力，导致不愉快的结果。 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 标准单元方法设计与门阵列法基本的不同点有：(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数 第一章电路模型和电路定律 （1）重点： 1）电压电流的参考方向 2）元件的特性 3）基尔霍夫定律 （2）难点： 1）电压电流的实际方向与参考方向的联系和差别 2）理想电路元件与实际电路器件的联系和差别 3）独立电源与受控电源的联系和差别 重点例题： 例1－1：求电流i、功率P (t)和储能W (t)。 解：u (t)的函数表示式为: S 解得电流： 功率： 能量： 例1-2：求图示电路中的开路电压U。 解：由左边回路解得电流I2 根据KVL： 根据KCL： 例1-3 求图示电路中各方框所代表的元件消耗或产生的功率。已知：U 1=1V, U 2 = －3V, U 3=8V, U 4 =－4V, U 5 =7V, U 6 =－3V，I 1 =2A, I 2 =1A, I 3 =－1A 解: W P P P W P P P P P 19 ) (19 ) ( 6 3 5 4 2 1 = + = = + + + = 消耗 发出 本题的计算说明：对一完整的电路，发出的功率＝消耗的功率第二章电阻电路分析 （1）重点： 1）电路等效的概念 2）电阻的串联和并联 3）实际电源的两种模型及其等效变换 （2）难点： 1) 等效变换的条件和等效变换的目的 2）含有受控源的一端口电阻网络的输入电阻的求解 重点例题分析： 1．等效电阻的求解 纯电阻电路：电阻的串并联法则 含受控源的电阻电路：外加电源法或开路短路法 例2－1：求图示电路的等效电阻: R ab 。 解：应用电阻串并联等效，最后得：R ab ＝70Ω 例2-1图a 例2-1图b 例2-1图c 例2-1图d 例2－2：计算图示含有受控源的一端口电路的输入电阻。 解：因为电路中有受控源，求输入电阻时，先把独立源置零，然后在端口外加电压源，如图示， 由KCL 和KVL 得： 输入电阻为端口电压和电流的比值： 60Ω 100Ω 50Ω 10Ω b a 40Ω 80Ω 20Ω a 60Ω 100Ω 60Ω b 120Ω 20Ω 100Ω 60Ω b a 40Ω 20Ω 100Ω 100Ω b a 20Ω 1.基本概念： 集成电路：是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体有源器件、电阻、电容等元件及它们之间的连接导线全部“集成”在一块半导体单晶片上，封装在一个外壳内，执行特定电路或系统功能的电路。集成度：每块集成电路芯片中包含的元器件数目。 多项目晶圆技术：多项目晶圆就是将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品，这一数量对于原型设计阶段的实验、测试已经足够。而该次制造费用就由所有参加MPW的项目按照芯片面积分摊，成本仅为单独进行原型制造成本的5%-10%，极大地降低了产品开发风险、培养集成电路设计人才的门槛和中小集成电路设计企业在起步时的门槛。 无生产线集成电路设计： 代工厂：加工厂的铸造车间，无自己产品。优良的加工技术(包括设计和制造)及优质的服务为客户提供加工服务。 2.微电子的战略地位：对人类社会的巨大作用 3.集成电路分类： 按器件结构类型分类：①双极集成电路②金属-氧化物-半导体(MOS)集成电路 ③双极-MOS(BiMOS)集成电路 按集成度分类：①小规模集成电路②中规模集成电路③大规模集成电路 ④超大规模集成电路⑤特大规模集成电路⑥巨大规模集成电路按使用的基片材料分类：①单片集成电路②混合集成电路 按电路的功能结构分类：①数字集成电路②模拟集成电路③数模混合集成电路按应用领域分类：①标准通用集成电路②专用集成电路 4.集成电路按规模划分经历了哪几代？遵循什么定律？ 小规模集成（SSI）→中规模集成（MSI）→大规模集成（LSI）→超大规模集成电路(VLSI) →特大规模集成电路(ULSI) → GSI(巨大规模集成) →SoC(系统芯片)。 摩尔定律：集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小根号2倍。 5.IC（集成电路）、VLSI(超大规模集成电路）、ULSI(特大规模集成电路） 6.高K介质： 问题：90 nm工艺之前，晶体管之间的电流泄露问题并不是很严重，因为晶体管之间有较长的间距。但随着特征尺寸减小，不同晶体管间距变得很短，电流泄露现象变得异常严重，为了抵消泄露电流，芯片不得不要求更大的供电量，造成的直接后果就是芯片功耗增加。无论英特尔还是AMD（超微半导体），90纳米工艺制造的产品都没有在功耗方面表现出应有的优势，而按照惯例，每次新工艺都会让同型芯片的功耗降低30%左右。 解决：采用高K值的氧化物材料来制造晶体管的栅极，英特尔称之为“高K门电介 1 误差 相对误差和绝对误差得概念 例题: 当用数值计算方法求解一个实际的物理运动过程时, 一般要经历哪几个阶段? 在哪些阶段将有哪些误差产生? 答: 实际问题-数学模型-数值方法-计算结果 在这个过程中存在一下几种误差: 建立数学模型过程中产生:模型误差 参数误差 选用数值方法产生:截断误差 计算过程产生:舍入误差 传播误差 6．设937.0=a 关于精确数x 有3位有效数字，估计a 的相对误差. 对于x x f -=1)(，估计)(a f 对于)(x f 的误差和相对误差. 解 a 的相对误差：由于 31021|)(|-?≤-≤a x x E . x a x x E r -=)(, 221018 1 10921)(--?=?≤ x E r . （1Th ） )(a f 对于)(x f 的误差和相对误差. |11||)(|a x f E ---==()25 .0210113 21??≤ -+---a x x a =310- 33 104110|)(|--?=-≤a f E r . □ 2有效数字 基本原则:1 两个很接近的数字不做减法: 2: 不用很小得数做分母(不用很大的数做分子) 例题: 4．改变下列表达式使计算结果比较精确： （1） ;1||,11211<<+--+x x x x 对 （2） ;1,11>>- - +x x x x x 对 （3） 1||,0,cos 1<<≠-x x x x 对. 解 (1) )21()122x x x ++. (2) ) 11(2x x x x x -++. (3) x x x x x x x cos 1sin )cos 1(sin cos 12+≈ +=-. □ 1.什么叫IC 的集成度？目前先进的IC规模有多大？ 集成度就是一块集成电路芯片中包含晶体管的数目，或者等效逻辑门数 2012年5月 71亿晶体管的NVIDIA的GPU 28nm 2.什么叫特征尺寸？ 特征尺寸通常是指是一条工艺线中能加工的最小尺寸，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构里第一层金属的金属间距（pitch）的一半。 3.目前主流的硅圆片直径是多少？ 12英寸 4.什么叫NRE(non-recurring engineering)成本? 支付给研究、开发、设计和测试某项新产品的单次成本。在集成电路领域主要是指研发人力成本、硬件设施成本、CAD工具成本以及掩膜、封装工具、测试装置的成本，产量小，费用就高。 5.什么叫recurring costs？ 重复性成本，每一块芯片都要付出的成本，包括流片费、封装费、测试费。也称可变成本，指直接用于制造产品的费用，因此与产品的产量成正比。包括：产品所用部件的成本、组装费用以及测试费用。 6.什么叫有比电路？ 靠两个导通管的宽长比不同，从而呈现的电阻不同来决定输出电压，它是两个管子分压的结果，电压摆幅由管子的尺寸决定。 7.IC制造工艺有哪几种？ 双极型模拟集成电路工艺、CMOS工艺、BiCMOS工艺 8.什么叫摩尔定律？摩尔定律面临什么样的挑战？ 当价格不变时，积体电路上可容纳的电晶体数目，约每隔24个月（现在普遍流行的说法是“每18个月增加一倍”）便会增加一倍，性能也将提升一倍；或者说，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。 面临面积、速度和功耗的挑战。 9.什么叫后摩尔定律？后摩尔定律下IC设计面临哪些挑战？解决方案？ 多重技术创新应用向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和非硅基等技术相结合，以提供完整的解决方案来应对和满足层出不穷的新市场发展。 挑战：a单芯片的处理速度越来越快，主频越来越高，热量越来越多b.互联线延迟增大解决方案：1.多核、低功耗设计2.3D互联、无线互联、光互连 延续摩尔定律“尺寸更小、速度更快、成本更低”，还会利用更多的技术创新：节能、环保、舒适以及安全性 架构：多核散热：研发新型散热器更薄的材料：用碳纳米管组装而成的晶体管速度更快的晶体管：超薄石墨烯做的晶体管纳米交叉线电路元件：忆阻器 光学互联器件分子电路、分子计算、光子计算、量子计算、生物计算 10. IC按设计制造方法不同可以分为哪几类？ 全定制IC：硅片各掩膜层都要按特定电路的要求进行专门设计 半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调用所需单元来掩模图形，可使用相应的EDA软件，自动布局布线集成电路分析期末复习总结要点
(完整版)集成电路设计复习题及解答
模电知识要点总结_期末复习用_较全面[适合考前时间充分的全面复习]
Layout(集成电路版图)注意事项及技巧总结
学习数值分析的经验
集成电路设计基础复习分析
电路分析期末复习资料
郑州大学半导体集成电路复习总结
数值分析考试复习总结
集成电路设计方法--复习提纲
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