ASIC设计实验报告
学院：电子工程学院
学号：2014*******
姓名：王闯
指导老师：刘雯
2014年11月13日
一、实验目的：
通过对ASIC实验课的学习，应当学会以下几点：
1.熟悉Linux操作系统的应用环境，基本命令行的应用，以及对vi编辑器熟练应用。
2.熟练掌握Verilog编程语言，包括基本组合逻辑电路的实现方法，基本时序逻辑电路的实现方法，怎样使用预定义的库文件，利用always块实现组合逻辑电路的方法已经着重了解assign与always 两种组合逻辑电路实现方法之间的区别，深入了解阻塞赋值与非阻塞赋值的概念以及应用的差别，有限状态机（FSM）实现复杂时序逻辑的方法，以及学会在Linux 系统环境当中应用Synopsys工具VCS进行仿真。
3.熟悉电路设计当中的层次化、结构化的设计方法。
4.熟悉CPU当中有哪些模块组成，模块之间的关系，以及其基本的工作原理。
5.学会利用汇编语言设计程序，注意代码规范性要求。
二、实验要求：
按照实验指导书上的要求即：CPU各个模块的Verilog语言代码的编写、编译及仿真正确，并在规定的时间内完成。要求对CPU进行语言级系统仿真结果正确之后，利用该实验当中采用的八个汇编关键字，编写一个能够实现某种功能的小程序。然后对其中的控制器电路进行综合，并检查Timing 和Power,进行门级仿真。
三、实验内容：
设计一个8位RISC_CPU 系统。（RISC: Reduced Instruction Set Computer）,它是一种八十年代才出现的CPU，与一般的CPU相比，不仅只是简化了指令系统，而且通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现的方法上，它的时序控制信号部件使用了硬布线逻辑，而不是采用微程序控制方式，故产生控制序列的速度要快的多，因为省去了读取微指令的时间。此CPU所具有的功能有：
（1）取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。
（2）分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。
（3）执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。
从上述具有的功能可以总结出，它有八个独立的逻辑部件所组成：时钟发生器、指令寄存器、累加器、ALU、数据控制器、状态控制器、程序计数器以及地址选择器。在本实验报告当中会一一对各个模块设计进行介绍。
四、实验设计过程：
（一）.多路选择器的设计（MUX）
在该模块设计当中，练习的是组合逻辑电路的设计方法，其
中assign赋值语句最为常用，其特点是能够连续赋值。其中关键程序代码为：assign out=(!sel)? a : (sel) ? b : {size{1’bx}}; 实现的功能是当sel=0时out输出a的数据，当sel=1时输出b的数据，此外则输出高阻态x。该模块在CPU当中所起的作用是选择输出的地址是PC（程序计数）地址（pc_addr）还是跳转的目标地址(ir_addr)。该模块编译运行的结果为：
从上图显示的结果可以看出，当sel=0时，out输出a，当sel=1时，out输出b，达到了我们实验的要求。
（二）、五位计数器的设计（Counter）:
在该模块设计当中，采用的时序逻辑电路的设计方法。该模块在整个CPU当中充当程序计数器的作用，提供指令的地址，以便CPU读取指令。在CPU取新指令时，用程序计数器的值作为存储器地址；在执行指令时，用指令中的地址部分作为存储器地址。在该模块主要应用了always块以及@（posedge clk）或者@（negedge clk）来表达
时序逻辑。主要想法是每当clk的上升沿或下降沿到来时计一次数。还有就是采用异步清零端rst_，来把计数器清零。采用同步置数端load来置入data此时的数据。以下是运行的实验结果：
从上述实验结果截图上可以看出，Counter设计实现了计数，达到实验目的。
（三）、八位寄存器的设计（Register）:
在该模块当中，也是采用了时序逻辑电路的设计方法。在该模块当中主要练习了模块的调用、寄存器的例化、时钟例化和怎样添加检测信号。该模块在CPU当中主要是作为指令的寄存，在执行指令时，用指令中的地址部分作为存储器地址。该寄存器采用八位寄存器，电路设计里面应该含有八个D触发器，采用模块调用的模式，使得设计条理更加清晰，简便。其中，每条指令为一个字节，即八位。高3位是操作码，低5位是地址。（CPU的地址总线为8位）本设计的数据总线为8位，所以每条指令取一次就可以达到。以下是该模块的运行
结果：
从上面实验结果截图来看，每当时钟信号的下降沿到来时，数据data,都会移入相应的D触发器当中，out也有相应的输出，达到了寄存的目的。
（四）、指令译码电路（Alu）:
在该模块当中，主要运用了组合逻辑的设计方法，实现了通过电路对指令的判断，对输入数据执行相应的操作，包括加、与、或和传数据，并且无论是指令作用的数据还是指令本身的变化，结果都会做出及时的反应。显然，这是一个较复杂的组合逻辑电路，如果仅采用assign语句，表达起来非常复杂。在该模块当中，主要采用了always块，所谓电平敏感的触发条件是指在@后的括号内的任何一个电平发生变化就能触发always块的动作，并且运用了case结构进行分支判断，不但设计思想得到直观的体现，而且代码看起来非常整齐、便于理解。在该模块当中，zero信号与out信号是不相关的，可以
采用两个always块实现两者之间的并行赋值，并采用了语句内部的延时赋值。采用case结构，最末一个语句必须加上default语句，除非case语句中的条件句中选择取值能够完全覆盖其中表达式的取值，否则生成的电路当中就会出现意想不到的锁存器，甚至引发错误。再者，out输出需要延时3.5ns，zero输出1.2ns,因此在过程语句当中采用非阻塞赋值。运行的实验结果如下图：
从上图中可以看出，当opcode=010,即ADD指令，输入data=10101010 Accum=00110011,执行的结果out=11011101，zero=0，可以看出运算的结果是正确的，达到了设计的目的。
（五）、存储器电路的设计：
在该模块当中，设计了存储器的仿真模型，该存储器模型具有双向数据总线及异步处理功能。存储器中存放了要执行的指令和相应数据。存储器的读写信号由控制器给出。存储器的地址来源有两个：程序计数器和指令寄存器。在该模块设计当中主要应用了assign赋值
语句，当存储器写的时候，data要赋高阻态，因为从Inout端口的结构可以看出，如果输出输入存在“线与”结构。否则，则将“线与”后的值存储，导致存储数据错误。模块当中关键语句为：
Assign data=(read)?memory[addr]:8h’z;always@(posedge write) memory[addr]=data;
（六）、设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别：阻塞赋值与非阻塞赋值，在教材中我们已经了解了它们之间的在语法上的区别以及所得到的电路结构上的区别。在always块中阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并行执行的。在该模块当中主要用了阻塞与非阻塞赋值的对比，从赋值的时间顺序中看出两者的本质区别。阻塞赋值b1=a;c1=b1;,非阻塞赋值b2<=a;c2<=b2;该模块的运行结果产生的波形图为：
从上图当中可以看出，当clk的第一个上升沿到来时，阻塞赋值的b1,c1同时得到了更新，而非阻塞赋值的,只有b2得到了更新，而c2则要得到下一个时钟上升沿到来时才会得到更新。其实，从运行结果就可以看出，阻塞赋值可以立即得到赋值，a,b和c之间就像导线连接在一起，而非阻塞赋值，b与a，c与b之间都是通过一个D
触发器一样连接在一起。
（七）、控制器的设计（Control）:
在该模块当中，主要是利用有限状态机实现复杂时序逻辑电路的设计。状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些模块。CPU何时进行读指令读写I/O端口，RAM区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已经过的时钟数（从零计起），下一个状态采用变量nexstate记录。在该模块当中，状态机有八个状态构成，由八个时钟周期组成，前四个时钟周期用来从存储器取数据，后四个时钟周期发出不同的控制信号，以控制指令的进行。
在状态机设计当中，通常采用两个always块语句来描述，一个用来描述状态的转移，一个用来描述每个状态的表达式，这样做的好处在于通过并行结构实现nexsate值与输出值可以同时得到更新。每个状态内，目标变量都是{sel,rd,ld_ir,inc_pc,halt,ld_pc,data_ e,ld_ac,wr}，状态与状态之间的赋值方式应采用阻塞赋值，因为从阻塞赋值的方式上可以看出，即在任何一个语句处于赋值更新时，其他语句不会操作，因此，不会出现当多个状态同时满足时造成目标变量最终不知接受哪一个赋值驱动源数据的矛盾状态。如果采用非阻塞赋值，当存在多个状态同时满足时，目标变量只会接受最接近过程结束的那一个状态赋的值。至于，状态内部的变量赋值，即sel,rd,ld _ir,inc_pc,halt,ld_pc,data_e,ld_ac,wr需要同时得到更新则应该采用具有并行赋值功能的非阻塞赋值。
此外，还可以采用格雷码来消除状态转换时产生的毛刺现象。
该模块的测试结果如下图所示：
（八）、通过对各个模块的调用实现CPU的设计：
在该模块当中，主要学习和使用层次化、结构化设计方法，通过各个模块之间的调用实现自顶向下的CPU设计。在Verilog语言中，被引用的子模块在综合时作为其父模块的一部分被综合，形成相应的电路结构。在进行模块实例引用时，必须注意的是模块之间对应的端口，即子模块的端口与父模块的内部信号必须明确无误地一一对应，否则容易产生意想不到的后果。在本实验中，实现了一个八位CPU系统。它的八个独立逻辑部件已分别在前面的设计中完成，在这里将它们合并为一个模块显得目的明确、层次清晰。
五、CPU的测试
在CPU测试当中主要用来测试CPU的性能。
通过该CPU当中八个操作指令即HLT、SKZ、ADD、AND、XOR、LDA、STO、JMP来编写实现基底q=3的等比数列也是实现的3的n次方数列，代码如下：
111_00011 // JMP LOOP 进入循环体
@03 101_11010 // 03 LOOP: LDA FN1 把FN1的数据读到累加器accum当中
010_11011 // 04 ADD TEMP1 与TEMP1相加
010_11100 // 05 ADD TEMP2 再与TEMP2相加
110_11010 // 06 STO FN1 将accum寄存的数据存储到FN1中
101_11010 // 07 LDA FN1 将FN1的值读到accum当中
110_11011 // 08 STO TMEP1 TENP1/2 记录此时FN1的值，便再次循环用 110_11100 // 09 STO TEMP2
100_11101 // 0A XOR LIMIT 将此时accum中的数据与LIMIT异或（比较） 001_00000 // 0B SKZ 若accum为0,跳转DONE，反之，向下执行
111_00011 // 0C JMP LOOP 跳转到循环体的开始，继续循环
000_00000 // 0D DONE: HLT 暂停
101_11111 // 0E AGAIN: LDA ONE 以下是防止程序跑飞，而变量设初值
110_11010 // 0F STO FN1
101_11110 // 10 LDA ZERO
110_11100 // 11 STO TEMP2
110_11011 // 12 STO TEMP1
111_00011 // 13 JMP LOOP
@1A 00000001 // 1A FN1 存储变量FN1的值
00000000 // 1B TEMP1 中间量
00000000 // 1C TEMP2 中间量
11110011 // 1D LIMIT 循环体满足的最大值243
00000000 // 1E ZERO 赋值用的0值
00000001 // 1F ONE 赋值用的1值
上述循环体执行的过程是，第一次循环，FN1=1，TEMP1=TMEP2=0，结束时，FN1=1。第二循环，FN1=1，TEMP1=TMEP2=1 ,结束时，FN1=3。第三次结束FN1=9，…,直到FN1=243时，跳出循环。
测试的结果打印图为：
六、总结
通过对ASIC实验的学习，自己认识了Linux系统，掌握了一些基本命令行，也学习了Verilog HDL。在学习的过程当中，自己也遇到了不少的困难，就像在做Control当中的状态间目标变量赋值时，因为没有考虑阻塞赋值与非阻塞赋值之间的区别，在做程序调试时吃尽了苦头，还有就是在做调用各个模块实现自顶向下的CPU设计时，要把前面的所有实验模块集中到一块，出现了很多错误，包括语法的错误,某个变量没有定义，位宽不一致，程序陷入死循环等等，值得庆幸的是，刘雯老师的耐心指导，和不少同学的热心帮助解答，再加上自己的不懈努力，终于克服困难，顺利完成了实验的要求。自己也找到了在哪些方面的不足，在接下来的时间里，更会加倍训练。
精简8位cpu实验设计报告 实验介绍： 实验分为两个部分，第一部分为16*8 ROM 设计与仿真 第二部分为SAP-1 设计与仿真 实验流程： ①16*8 ROM 的设计与仿真 Rom16_8.VHDL LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM16_8 is PORT( DATAOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --Data Output ADDR :IN STD_LOGIC_VECTOR(3 DOWNTO 0); --ADDRESS CE :IN STD_LOGIC --Chip Enable ); END ROM16_8; ARCHITECTURE a OF ROM 16_8 IS BEGIN DATA<=“00001001”WHEN ADDR=“0000”AND CE=‘0’--LDA 9H “00011010”WHEN ADDR=“0001”AND CE=‘0’ELSE --ADD AH “00011011”WHEN ADDR=“0010”AND CE=‘0’ELSE --ADD BH “00101100”WHEN ADDR=“0011”AND CE=‘0’ELSE --SUB CH “11100000”WHEN ADDR=“0100”AND CE=‘0’ELSE --OUT “11110000”WHEN ADDR=“0101”AND CE=‘0’ELSE --HLT “00010000”WHEN ADDR=“1001”AND CE=‘0’ELSE “00010100”WHEN ADDR=“1010”AND CE=‘0’ELSE “00011000”WHEN ADDR=“1011”AND CE=‘0’ELSE
1 CPU的用途 字长：8位D[7…0] 寻址围：64byte,2的6次方＝64，A[5…0] 2 确定ISA（包括程序员可访问的寄存器） 1）程序员可访问的寄存器AC—8位累加器 3 CPU设计状态图 为了确定CPU的状态图，对每条指令作以下分析 1）从存贮器中取指令（所有指令均相同） 原理：在CPU能执行指令之前，它必须从存贮器中取出，CPU通过执行如下的操作序列完成这个任务 A）选择存贮单元由A[5…0]确定 B）对工A[5…0]译码，延迟，并向存贮器发一个信号使存贮器将此指令输出到它的输出引脚。这些引脚与CPU的D[7…0]相连。CPU从这些引脚读 入数据。 具体操作：（分为三个状态） A）要取的指令的地址存放在程序计数器（PC）中。第一步就是把PC的容拷贝到AR中。 FETCH1：AR←PC B）CPU必须从存贮器中读取指令，为此CPU必须发一个READ信号到器的RD（RD－RAM,相对于OE－ROM)端上使存贮器将数据发送到D[7…0]上，存入 CPU的DR寄存器中。同时实现PC←PC+1，为取下一条指令作准备。 FETCH2：DR←M，PC←PC+1 C）作为取指令的一部分，CPU还必须完成两件事。 ①DR的高2位拷贝到IR，目的是确定指令的功能 ②DR的低6位拷贝到AR，目的： a. 对于ORT和SUB1指令这6 位包含了指令的一个操作数的存贮器 地址（一个数已经在AC） b. 对于COM和JREL，它们不需要再次访问存贮器，一旦它们返回
到FETCH1周期，FETCH1将把PC的值装到AR，覆盖无用的值。 FETCH3：IR←DR[7,6], AR←DR[5…0] 取指令周期的状态图 2）指令译码（每条指令的操作码都是唯一的） 本CPU有四条指令，因此有四个不同的执行同期，为此用IR中的值来确定即可。 3）指令执行（每条指令的执行周期都是一样的） 每条指令的执行周期的状态分析： 1．COM指令 功能是对AC的容取反，执行周期的状态是 COM1:AC←AC’ 2. JREL指令 代码为01AAAAAA，即转移的相对地址由AAAAAA确定，而AAAAAA在 DR[5…0]中，所以有 JREL1：PC←PC+ DR[5…0] 3．OR指令 为了执行指令，必须完成两件事情 OR1：DR←M；从存贮器取出一个操作数送到数据寄存器 OR2：AC←AC∨DR；与AC相或，并把结果存回AC中 4. SUB1指令 为了执行指令，必须完成两件事情
计算机硬件课程设计 设计报告 学号: 姓名：成绩： 学号: 姓名：成绩： 东南大学计算机科学与工程系 二0 10 年11 月
一、设计名称： My CPU的设计 二、本设计的主要特色： 1、熟悉挂总线的逻辑器件的特性和总线传送的逻辑实现方法。 2、掌握半导体静态存储器的存取方法。 三、设计方案： 1. 数据格式——8位二进制定点表示 2. 指令系统——CPU的指令格式尽量简单规整，这样在硬件上更加容易实现。 7条基本指令：输入/输出，数据传送，运算，程序控制。 指令格式：Array 7 6 5 4 3 2 1 0 两种寻址方式： 寄存器寻址Array 7 6 5 4 3 2 1 0 直接地址寻址，由于地址要占用一个字节，所以为双字节指令。 7条机器指令：
IN R目：从开关输入数据到指定的寄存器R目。 OUT R源：从指定的寄存器R源中读取数据送入到输出缓冲寄存器，显示灯亮。 ADD R目，R源：将两个寄存器的数据相加，结果送到R目。 JMP address : 无条件转移指令。 HALT : 停机指令。 LD R目，address : 从内存指定单元中取出数据，送到指定寄存器R 目。 ST address , R 源: 从指定的寄存器R源中取出数据，存入内存指定单元。
Address（内存地址） 3. CPU内部结构 4.数据通路设计 根据指令系统，分析出数据通路中应包括寄存器组、存储器、运算器、多路转换器等，采用单总线结构。 通用寄存器组：
运算器： 存储器： 多路转换器：
输出缓冲器： 5．控制器设计 控制通路负责整个CPU的运行控制，主要由控制单元和多路选择器MUX 完成。在每一个时钟周期的上升沿指令寄存器IR 从内存中读取指令字后，控制单元必须能够根据操作码，为每个功能单元产生相应主控制信号，以及对ALU 提供控制信号。对于不同的指令，同一个功能单元的输入不同，需要多路选择器MUX 来对数据通路中功能单元的输入进行选择。
实验题目 8位CPU的系统设计学号 1115106046 姓名魏忠淋 班级 11电子B 班 指导老师凌朝东
华侨大学电子工程系 8位CPU的系统设计 一、实验要求与任务 完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。 1.1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令； 1.2设计要求 画出电路原理图、仿真波形图； 二、CPU的组成结构
三、元器件的选择 1.运算部件(ALU) ALU181的程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO,FZ: OUT STD_LOGIC ); END ALU181; ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN A9 <= '0' & A ; B9 <= '0' & B ;
计算机操作系统综合设计 实验一 实验名称：进程创建模拟实现 实验类型：验证型 实验环境： win7 vc++6.0 指导老师： 专业班级： 姓名： 学号： 联系电话： 实验地点：东六E507 实验日期：2017 年 10 月 10 日 实验报告日期：2017 年 10 月 10 日 实验成绩：
一、实验目的 1）理解进程创建相关理论； 2）掌握进程创建方法； 3）掌握进程相关数据结构。 二、实验内容 windows 7 Visual C++ 6.0 三、实验步骤 1、实验内容 1)输入给定代码； 2)进行功能测试并得出正确结果。 2、实验步骤 1）输入代码 A、打开 Visual C++ 6.0 ； B、新建 c++ 文件，创建basic.h 头文件，并且创建 main.cpp 2）进行功能测试并得出正确结果 A 、编译、运行main.cpp B、输入测试数据 创建10个进程；创建进程树中4层以上的数型结构 结构如图所示：。
createpc 创建进程命令。 参数： 1 pid（进程id）、 2 ppid（父进程id）、3 prio（优先级）。 示例：createpc(2,1,2) 。创建一个进程，其进程号为2，父进程号为1，优先级为2 3)输入创建进程代码及运行截图 4）显示创建的进程
3、画出createpc函数程序流程图 分析createpc函数的代码，画出如下流程图：
四、实验总结 1、实验思考 (1)进程创建的核心内容是什么？ 答： 1)申请空白PCB 2)为新进程分配资源 3)初始化进程控制块 4)将新进程插入到就绪队列 （2）该设计和实际的操作系统进程创建相比，缺少了哪些步骤？ 答:只是模拟的创建，并没有分配资源 2、个人总结 通过这次课程设计，加深了对操作系统的认识，了解了操作系统中进程创建的过程，对进程创建有了深入的了解，并能够用高 级语言进行模拟演示。一分耕耘，一分收获，这次的课程设计让 我受益匪浅。虽然自己所做的很少也不够完善，但毕竟也是努 力的结果。另外，使我体会最深的是：任何一门知识的掌握， 仅靠学习理论知识是远远不够的，要与实际动手操作相结合才能 达到功效。
课程设计报告 课程片上计算机系统 题目 CPU模型机设计 班级 专业 学生 学号 指导教师 2014年7 月 3 日 目录： 1．课程设计的目的及要求 (3) 2．处理器的设计思想和设计内容 (3)
3．设计处理器的结构和实现方法 (3) 4．模型机的指令系统 (4) 5．处理器的状态跳转操作过程 (4) 6. CPU的Verilog代码 (7) 7. 模型机在Quartus II环境下的应用 (19) 8. 仿真波形 (19) 9. 课程设计的总结 (21) 一．课程设计的目的及要求： (一)目的： 1.掌握RISC CPU与内存数据交换的方法。 2.学会指令格式的设计与用汇编语言编写简易程序。 3.能够使用VHDL硬件描述语言在QuartusⅡ软件环境下完成CPU模型机的 设计。
(二)要求： 1.以《计算机组成与设计》书中123页的简化模型为基础更改其指令系 统，形成设计者的CPU， 2.在Quartus II环境下与主存连接，调试程序，观察指令的执行是否达 到设计构想。 二．处理器的设计思想和设计内容： 处理器的字长为16b；包括四种指令格式，格式1、格式2、格式3的指令字长度为8b，格式4的指令字长度为16b；处理器内部的状态机包括七个状态。（一）关于修改后的CPU： 一共设计25条指令，主要包括空操作指令、中断指令、加法指令、减法指令、加法指令、四种逻辑运算指令、比较、算术移位操作指令、逻辑移位操作指令、加减1指令、加减2指令、数据传输指令、转移类指令、读写指令、特权指令等等。 （二）关于RAM： 地址线设置成8bits，主存空间为4096words。 三．设计处理器的结构和实现方法： （指令格式） 格式1：寄存器寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP Rx Ry 空白 格式2：寄存器变址寻址方式 OP Ry 空白 格式3：立即数寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP I 空白 格式4：无操作数寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP 空白空白 格式5：直接寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP Addr 内存（2的12次方） 四．模型机的指令系统 CPU的指令集： 操作码OP IR(15..1 2) 指令 格式 指令的助记指令的内容
实验中央处理器的设计与实现 一、实验目的 1、 理解中央处理器的原理图设计方法。 2、 能够设计实现典型MIPS 的11条指令。 二、 实验要求 1、 使用Logisim 完成数据通路、控制器的设计与实现。 2、 完成整个处理器的集成与验证。 3、 撰写实验报告，并提交电路源文件。 三、 实验环境 VMware Workstatio ns Pro + Win dows XP + Logisim-wi n-2.7.1 四、 操作方法与实验步骤 1、数据通路的设计与实现 数据通路主要由NPC 、指令存储器、32位寄存器文件、立即数扩展部件、 ALU 、数据存储器构成。其中指令存储器和数据存储器可直接调用软件库中的 ROM 和RAM 元件直接完成，其余部件的设计如图所示： Cue ------- 吊孙 ----------- n -ar ch Zan [p]~ 图 1.1 NPC G —-- DO jlf* 04 4 D 04 nero & res?l ■&
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图1.3立即数扩展部件 图 1.4 ALU 2、控制器的设计与实现 控制器的主要设计思想如图所示 图2.1控制器设计思想 通过列真值表得到控制器的两部分电路，真值表如下 : 输入 000000 001101 100011 101011 000100 000010 immIC ￡it￡ DOO -DO ooo n Q □□□non UOnflO OOC ?＞：＞0 DQ 000 指令 lnst ：ruction[31：O] OP[5:OJ fu net [5:0] Jump ExBp Branch Mem Write ALUctr * RegWrite MemtoReg * ALUSrc 控制器 控制信号 LLLLLLLLLmM f ZERO A ()-- irnmmmiiiimiiiiifeiiim IIII93 1-] * 11114444 ".'O
计算机组成原理 实验题目８位CPＵ得系统设计 学号11151０6０4６ 姓名魏忠淋 班级 11电子B 班 指导老师凌朝东 华侨大学电子工程系 8位CＰＵ得系统设计 一、实验要求与任务 完成从指令系统到ＣＰU得设计,编写测试程序,通过运行测试程序对CPU设计进行正确性评定。具体内容包括:典型指令系统(包括运算类、转移类、访存类)设计;CＰU结构设计;规则文件与调试程序设计;CＰU调试及测试程序运行。 1。1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令; 1、2设计要求 画出电路原理图、仿真波形图;
二、CPＵ得组成结构 三、元器件得选择 1.运算部件(ALU) AＬＵ181得程序代码: LIBRARY ＩEEE; USＥＩEEE、ＳTD_LＯGＩC_1１64。ALL; USＥIEEE、ＳTＤ＿LOGIＣ_UＮＳIGNＥD.ＡLＬ; ENTＩＴY ＡLU181 ＩS PORＴ( S: IN STD＿LＯＧIC＿VECTＯR(3 ＤＯＷNTO0 ); A:ＩN STD_LOGIC_VＥCTOＲ(7 ＤOWNＴＯ0); B: IＮSTD＿ＬOGIC＿VEＣTOR(7DＯWNＴO ０); F : OUT STＤ_LOGIC_ＶECTOR(7 DOWＮTO 0); ?COUＴ:ＯUＴSTD_ＬＯＧIC_ＶECTOR(3 DOＷＮＴO0); M :IＮＳTＤ_LOGＩC; CN : IN SＴD_LOGIＣ; CＯ,ＦZ:OUT STＤ_LOGIC ); END AＬU１81; AＲCHIＴＥCTＵRE bｅhav OF ALＵ181 ＩS SIGＮＡＬA9 :STＤ_LＯGIC_VECTOR(８DOWNTO 0); SIＧNAL B9 : STD＿LOGIC_VＥCTOR(8 ＤOWNTＯ０); ＳIGNALＦ9: STD_LOGIC＿VECＴOＲ(8 DＯWNTO0); BＥGIN Ａ９<= ＇0＇& A; B9 ＜= ’0’&B;
《计算机组成原理与接口技术实验》 实验报告 学院名称： 学生姓名： 学号： 专业（班级）： 合作者： 时间：2016 年4 月25 日 成绩: ________ 实验二： 一. 实验目的 1.掌握单周期CPU数据通路图的构成、原理及其设计方法； 2.掌握单周期CPI的实现方法，代码实现方法； 3.认识和掌握指令与CPU勺关系； 4.掌握测试单周期CPI的方法。 二. 实验内容 设计一个单周期CPU，该CPU至少能实现以下指令功能操作。需设计的指令
与格式如下:
==＞算术运算指令 功能：rd Jrs + rt 。 reserved为预留部分，即未用，一般填“0 （2）addi rt , rs , immediate 功能：rt J rs + （sign-extend） immediate ；immediate 符号扩展再参加“加”运算（3） sub rd , rs , rt 完成功能：rd J rs - rt ==＞逻辑运算指令 （4）ori rt , rs , immediate 功能：rt Jrs | （zero-extend） immediate ; immediate 做“ o ”扩展再参加“或”运算（5） and rd , rs , rt 功能：rd Jrs & rt ;逻辑与运算 （6）or rd , rs , rt 功能：rd Jrs | rt ;逻辑或运算。 ==＞传送指令 功能：rd Jrs + $0 ; $0=$zero=0。 ==＞存储器读/写指令 （8）sw rt , immediate（ rs）写存储器 功能：memory[rs+ （sign-extend） immediate ] J rt ; immediate 符号扩展再 相加。
计算机组成原理 CPU 实验题目 8位的系统设计1115106046 号学 魏忠淋姓名 B 11电子班班级凌朝东指导老师
华侨大学电子工程系 8位CPU的系统设计 一、实验要求与任务 完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。 1.1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令； 1.2设计要求 画出电路原理图、仿真波形图； 二、CPU的组成结构 三、元器件的选择 1.运算部件(ALU) ALU181的程序代码： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO,FZ: OUT STD_LOGIC ); END ALU181; ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN B9 <= '0' & B ; A9 <= '0' & A ; PROCESS(M,CN,A9,B9) BEGIN CASE S IS WHEN ぜ?尰=> IF M='0' THEN F9<=A9 + CN ; ELSE F9<=NOT A9; END IF; WHEN IF M='0' THEN F9<=(A9 or B9) + CN ; ELSE F9<=NOT(A9 OR B9); END IF; WHEN 0 => IF M='0' THEN F9<=(A9 or (NOT B9))+ CN ; ELSE F9<=(NOT A9) AND B9; END IF; WHEN 1 => IF M='0' THEN F9<= ; ELSE F9<= END IF; WHEN 0 => IF M='0' THEN F9<=A9+(A9 AND NOT B9)+ CN ; ELSE F9<=NOT (A9 AND B9); END IF; WHEN 1 => IF M='0' THEN F9<=(A9 or B9)+(A9 AND NOT B9)+CN ; ELSE F9<=NOT B9; END IF; WHEN 0 => IF M='0' THEN F9<=(A9 - B9) - CN ; ELSE F9<=A9 XOR B9; END IF; WHEN 1 => IF M='0' THEN F9<=(A9 or (NOT B9)) - CN ; ELSE F9<=A9 and (NOT B9); END IF; WHEN @0 => IF M='0' THEN F9<=A9 + (A9 AND B9)+CN ; ELSE F9<=(NOT A9)and B9; END IF; WHEN @1 => IF M='0' THEN F9<=A9 + B9 + CN ; ELSE F9<=NOT(A9 XOR B9); END IF; WHEN A0 => IF M='0' THEN F9<=(A9 or(NOT B9))+(A9 AND B9)+CN ;
实验中央处理器的设计与实现 一、实验目的 1、理解中央处理器的原理图设计方法。 2、能够设计实现典型MIPS的11条指令。 二、实验要求 1、使用Logisim完成数据通路、控制器的设计与实现。 2、完成整个处理器的集成与验证。 3、撰写实验报告，并提交电路源文件。 三、实验环境 VMware Workstations Pro + Windows XP + Logisim-win-2.7.1 四、操作方法与实验步骤 1、数据通路的设计与实现 数据通路主要由NPC、指令存储器、32位寄存器文件、立即数扩展部件、ALU、数据存储器构成。其中指令存储器和数据存储器可直接调用软件库中的ROM和RAM元件直接完成，其余部件的设计如图所示： 图1.1 NPC
图1.2 32位寄存器
图1.3 立即数扩展部件 图1.4 ALU 2、控制器的设计与实现 控制器的主要设计思想如图所示 图2.1 控制器设计思想 输入 1 1 0
输出R-type ORI LW SW BEQ JUMP RegDst 1 0 0 x x x ALUSrc 0 1 1 1 0 x MemtoReg0 0 1 x x x RegWrite 1 1 1 0 0 0 MemWrite0 0 0 1 0 0 Branch 0 0 0 0 1 0 Jump 0 0 0 0 0 1 Extop x 0 1 1 1 x ALUop2 1 0 0 0 0 x ALUop1 x 1 0 0 x x ALUop0 x 0 0 0 1 x ALUop[2:0] Funct[3:0] 指令ALUctr[2:0] 111 0000 add 010 111 0010 sub 110 111 0100 and 000 111 0101 or 001 111 1010 slt 111 010 xxxx ori 001 000 xxxx Lw/sw 010 011 xxxx beq 110 表2.1 控制器设计真值表
计算机组成原理 实验题目 8位CPU的系统设计学号 1115106046 姓名魏忠淋 班级 11电子B 班 指导老师凌朝东 华侨大学电子工程系
8位CPU的系统设计 一、实验要求与任务 完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。 1.1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令； 1.2设计要求 画出电路原理图、仿真波形图； 二、CPU的组成结构
三、元器件的选择 1.运算部件(ALU) ALU181的程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO,FZ: OUT STD_LOGIC ); END ALU181; ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN A9 <= '0' & A ; B9 <= '0' & B ;
物联网传输综合课程设计实验报告 人体红外数据通信实验 一、实验目的 1. 了解基于Z-Stack 协议栈的SappWsn 应用程序框架的工作机制 2. 掌握在ZigBee 协议栈中添加人体红外传感器驱动的方法。 二、实验设备 1. 装有IAR 开发工具的PC 机一台 2. 下载器一个 3. 物联网多网技术开发设计平台一套 三、实验原理 在Z-Stack APP中的HAL\Target\CC2530EB\Includes组中，提供了一个hal_io.h的文件，如图所示。 其中，提供了名为HalIOSetInput 的函数，可以将燃气传感器端口（P1.0）设置为输入，然后通过调用HalIOGetLevel 函数来获取传感器状态。 四、实验步骤 1、将单片机zigbee协调器拆卸下来，取出烧写器。通过Mini USB接口将zigbee 协调器与下载器和PC机相连。
2、将实验箱控制方式切换开关拨至“手动”一侧，转动实验箱“旋钮节点选择”旋钮，使得协调器旁边的LED灯被点亮 3、打开配套代码中的ZStack-CC2530\Projects\SappWsn\SappWsn.eww工程文件，在“Tools”组中，找到“f8wConfig.cfg”文件，双击打开，并找到大概第59 行的“-DZAPP_CONFIG_PAN_ID=0xFFFF”，将其中的“0xFFFF”修改为其他值，例如0x0010
4、在工程目录结构树上方的下拉列表中，选择“CoordinatorEB”，点击工具栏中的“Make”按钮，编译工程，等待工程编译完成，如看到警告，可以忽略。在工程目录结构树中的工程名称上点击鼠标右键，选择“Options”，并在弹出的对话框中选择左侧的“Debugger”，并在右侧的“Driver”列表中选择“Texas Instruments”，点击“Download and Debug”按钮。待程序下载完毕后，点击“Go”按钮，使程序开始运行。点击工具栏中的“Stop Debugging”，退出调试模式， 5、转动实验箱“旋钮节点选择”旋钮，使得热释红外传感器节点旁边的LED灯被点亮，在工程目录结构树上方的下拉列表中，选择“EndDeviceEB”，在“SAPP_Device.h”文件中，取消“HAS_IRPERS”的注释，并保证其他的功能均被注释，如图所示
计算机科学与技术系 实验报告 专业名称计算机科学与技术 课程名称计算机组成与结构 项目名称 CPU与简单模型机设计实验 班级 学号 姓名 同组人员无 实验日期 2015-11-15
一、实验目的 1.掌握一个简单CPU的组成原理； 2.在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机； 3.为其定义五条机器指令，编写相应的微程序，并上机调试掌握整机概念。 二、实验逻辑原理图与分析 2.1 实验逻辑原理图及分析 本实验要实现一个简单的CPU，并且在此CPU的基础上，继续构建一个简单的模型计算机。CPU由运算器（ALU）、微程序控制器（MC）、通用寄存器（RO）、指令寄存器（IR）、程序计数器（PC）和地址寄存器（AR）组成，如图下图所示。这个CPU在写入相应的微指令后，就具备了执行机器指令的功能，但是机器指令一般存放在主存当中，CPU必须和贮存挂接后，才有实际的意义，所以还需要在该CPU的基础上增加一个主存和基本的输入输出部件，以构成一个简单的模型计算机。 基本CPU构成原理图 系统的程序计数器（PC）和地址寄存器（AR）集成在一片CPLD芯片中。CLR连接至CON单元的纵情断CLR，按下CLR按钮，将是PC清零，LDPC和T3相与后作为计数器的计数时钟，当LOAD为低时，计数时钟到来后将CPU内总线的数据打入PC。 程序计数器(PC)原理图
2.2 逻辑原理图分析 本模型机；和前面微程序控制器实验相比，新增加一条跳转指令JMP，供有五条指令：IN（输入）、ADD（二进制加法）、OUT（输出）、JMP（无条件转移）、HLT（停机）、其指令格式瑞霞（高4为为操作码）： 其中JMP为双字节指令，其余均为单字节指令，********为addr对应的二进制地址码。微程序控制器实验的指令是通过手动给出的，现在要求CPU自动从存储器读取指令并执行。 系统涉及到的微程序流程如下图所示，当拟定“取指”微指令时，该微指令的判别测试字段为P<1>测试。由于“取指”微指令是所有微程序都使用的公用微指令，因此P<1>的测试结果出现多分支。本机用指令寄存器的高6位（IR7—IR2）作为测试条件，出现5路分支，占用5个固定为地址单元，剩下的其他地方就可以一条微指令占用控制一个微地址单元随意填写，微程序流程图上的但愿地址为16进制。 当全部为程序设计完毕后，应将每条微指令代码化，下表即为将下图的微程序流程图按微指令格式转化而成的“二进制微代码表”。 简单模型机微程序流程图
计算机设计与实践CPU设计报告
指令格式设计： 注：Ri代表3位该寄存器号的二进制表示，X,sign为8位立即数，add为8为地址
一整体框图
二各模块详细说明（数据流关系、接口说明） 1 时钟管理模块 1.1结构框图： 1.2功能描述：时钟模块为一节拍发生器，以输入时钟信号作为触发，四个节拍循环往复，当“rst”为1时节拍复位。 1.3数据流关系： 1.4接口说明： port( rst: in std_logic; --复位信号 clk: in std_logic; --输入时钟信号 k: out std_logic_vector(3 downto 0) --节拍输出 ); 2 取址模块 2.1 visit_mem_flag pc_out ir_out 2.2功能描述：取指模块主要负责取指操作，当复位信号为1时，pc置零；若pc更新标志（pc_in_flag）为1，则更新当前的pc值；在第一个节拍，将当前pc给到访存控制模块，同时送访存请求信号（visit_mem_flag）,取得指令；同时将取得的指令送往运算模块、回写模块，pc送往回写模块。
2.3数据流关系： Port (rst: in std_logic; --复位 k0,k1: in std_logic; --节拍控制 pc_in_flag: in std_logic; --PC回写允许 ir_in : in std_logic_vector(15 downto 0); --IR进入 pc_in : in std_logic_vector(15 downto 0); --PC回写 visit_mem_flag: out std_logic; --访存信号 pc_out : out std_logic_vector(15 downto 0); --PC输出 ir_out : out std_logic_vector(15 downto 0) --IR输出 ); 3 运算模块 3.1结构框图： 3.2功能描述：复位信号为1时，alutou、addr、Cy、Z清零；当回写信号为1时，将回写的数据回写入寄存器中；在第二节拍完成指令的译码工作，并根据译码结果置if_reg(是否更新寄存器),if_pc（是否更新PC）,m_r（是否读请求）,m_w（是否写请求）四个标志位，并对相关的指令置好addr、aluout和ToHX,以及对一些改变运算标志位的指令置好Cy和Z这两个标志位。
《实验报告总结》 实验报告总结（一）： 一个长学期的电路原理，让我学到了很多东西，从最开始的什么都不懂，到此刻的略懂一二。 在学习知识上面，开始的时候完全是老师讲什么就做什么，感觉速度还是比较快的，跟理论也没什么差距。但是之后就觉得越来越麻烦了。从最开始的误差分析，实验报告写了很多，但是真正掌握的确不多，到最后的回转器，负阻，感觉都是理论没有很好的跟上实践，很多状况下是在实验出现象以后在去想理论。在实验这门课中给我最大的感受就是，必须要先弄清楚原理，在做实验，这样又快又好。 在养成习惯方面，最开始的时候我做实验都是没有什么条理，想到哪里就做到哪里。比如说测量三相电，有很多种状况，有中线，无中线，三角形接线法还是Y形接线法，在这个实验中，如果选取恰当的顺序就能够减少很多接线，做实验就应要有良好的习惯，就应在做实验之前想好这个实验要求什么，有几个步骤，就应怎样安排才最合理，其实这也映射到做事情，不管做什么事情，就应都要想想目的和过程，这样才能高效的完成。电原实验开始的几周上课时间不是很固定，实验报告也累计了很多，第一次感觉有那么多实验报告要写，在交实验报告的前一天很多同学都通宵了的，这说明我们都没有合理的安排好自己的时间，我就应从这件事情中吸取教训，合理安排自己的时间，完成就应完成的学习任务。这学期做的一些实验都需要严谨的态度。在负阻的实验中，我和同组的同学连了两三次才把负阻链接好，又浪费时间，又没有效果，在这个实验中，有很多线，很容易插错，所以要个性仔细。 在最后的综合实验中，我更是受益匪浅。完整的做出了一个红外测量角度的仪器，虽然不是个性准确。我和我组员分工合作，各自完成自己的模块。我负责的是单片机，和数码显示电路。这两块都是比较简单的，但是数码显示个性需要细致，由于我自己是一个粗心的人，所以数码管我检查了很多遍，做了很多无用功。 总结：电路原理实验最后给我留下的是：严谨的学习态度。做什么事情都要认真，争取一次性做好，人生没有太多时间去浪费。 实验报告总结（二）： 在分子生物学实验室为期两个月的实习使我受益匪浅，我不仅仅学习到了专业知识，更重要的是收获了经验与体会，这些使我一生受用不尽，记下来与大家共勉：
计算机组成原理课程设计微程序设计 报告书
课程设计指导教师评定成绩表
指导教师评定成绩: 指导教师签名: 年月日 重庆大学本科学生课程设计任务书
指导教师 (签名) 学生 (签名) 说明:1、学院、专业、年级均填全称，如:光电工程学院、测控技术、。 2、本表除签名外均可采用计算机打印。本表不够，可另附页，但应在页脚添加页码。 计算机组成原理课程设计报告书 一、设计目的: 综合运用所学过的计算机原理知识，设计并实现较为完整的计算机。 掌握运用计算机原理知识解决问题和设计指令程序的能力。经过课程设计的综合训练，培养实际分析问题，编写程序指令和动手能力、团队协作精神，帮助学生系统掌握计算机组成原理课程的主要内容。二、设计要求: 设计要求: 用微程序控制器实现以下指令功能 调用:CALL addr ;指令功能与80X86相同，addr是8位二进制地址 返回:RET ； 存储器到存储器传送: MOV memi , memj ; memi (memj), i<>j，memi内存单元地址带右移的加法运算: ADD Ri , Rj , N ; Ri (Ri)+(Rj)>>N ，Rj中内容不变 N=0-7根据模型计算机的数据路径以及微程序控制器的工作原理，设计各指令格式以及编码，并实现各机器指令微代码，根据定义的机器指
令，自拟编写包含以下指令的应用程序。 三、微程序控制器的原理: A.微程序控制的基本思想: 1. 若干微命令编制成一条微指令，控制实现一步操作； 2. 若干微指令组成一段微程序，解释执行一条机器指令； 3. 微程序事先存放在控制存储器中，执行机器指令时再取出。 B.基本组成:控制存储器，微指令寄存器，微地址寄存器，地址转移 逻辑框图: 图1 微程序控制器组成原理框图 控制存储器(CM):用来存放实现全部指令系统的微程序，位于CPU 中。它是一种只读型存储器，要求速度快，读出周 期短 微指令寄存器:存放当前由控制存储器读出的一条微指令信息，分为 微地址寄存器和微命令寄存器两个部分。其中微地址
1C P U的用途 字长：8位 D[7…0] 寻址范围：64byte,2的6次方＝64，A[5…0] 2 确定ISA（包括程序员可访问的寄存器） 1）程序员可访问的寄存器 AC—8位累加器 为了确定CPU的状态图，对每条指令作以下分析 1）从存贮器中取指令（所有指令均相同） 原理：在CPU能执行指令之前，它必须从存贮器中取出，CPU通过执行如下的操作序列完成这个任务 A）选择存贮单元由A[5…0]确定 B）对工A[5…0]译码，延迟，并向存贮器发一个信号使存贮器将此指令输出到它的输出引脚。这些引脚与CPU的D[7…0]相连。CPU从这些引脚读入数据。 具体操作：（分为三个状态） A）要取的指令的地址存放在程序计数器（PC）中。第一步就是把PC的内容拷贝到AR中。 FETCH1：AR←PC B）CPU必须从存贮器中读取指令，为此CPU必须发一个READ信号到器的RD （RD－RAM,相对于OE－ROM)端上使存贮器将数据发送到D[7…0]上，存入CPU的 DR寄存器中。同时实现PC←PC+1，为取下一条指令作准备。 FETCH2：DR←M，PC←PC+1 C）作为取指令的一部分，CPU还必须完成两件事。 ①DR的高2位拷贝到IR，目的是确定指令的功能 ②DR的低6位拷贝到AR，目的： a. 对于ORT和SUB1指令这6 位包含了指令的一个操作数的存贮器地址 （一个数已经在AC） b. 对于COM和JREL，它们不需要再次访问存贮器，一旦它们返回到 FETCH1周期，FETCH1将把PC的值装到AR，覆盖无用的值。 FETCH3：IR←DR[7,6], AR←DR[5…0] 取指令周期的状态图
1 CPU的用途 字长：8位 D[7…0] 寻址范围：64byte,2的6次方＝64，A[5…0] 2 确定ISA（包括程序员可访问的寄存器） 1）程序员可访问的寄存器 AC—8位累加器 CPU的指令集（共4条） 2）其他寄存器 3 CPU设计状态图 为了确定CPU的状态图，对每条指令作以下分析 1）从存贮器中取指令（所有指令均相同） 原理：在CPU能执行指令之前，它必须从存贮器中取出，CPU通过执行如下的操作序列完成这个任务 A）选择存贮单元由A[5…0]确定 B）对工A[5…0]译码，延迟，并向存贮器发一个信号使存贮器将此指令输出到它的输出引脚。这些引脚与CPU的D[7…0]相连。CPU从这些引脚读入 数据。 具体操作：（分为三个状态）
A）要取的指令的地址存放在程序计数器（PC）中。第一步就是把PC的内容拷贝到AR中。 FETCH1：AR←PC B）CPU必须从存贮器中读取指令，为此CPU必须发一个READ信号到器的RD （RD－RAM,相对于OE－ROM)端上使存贮器将数据发送到D[7…0]上，存入CPU的DR寄存器中。同时实现PC←PC+1，为取下一条指令作准备。 FETCH2：DR←M，PC←PC+1 C）作为取指令的一部分，CPU还必须完成两件事。 ①DR的高2位拷贝到IR，目的是确定指令的功能 ②DR的低6位拷贝到AR，目的： a. 对于ORT和SUB1指令这6 位包含了指令的一个操作数的存贮器 地址（一个数已经在AC） b. 对于COM和JREL，它们不需要再次访问存贮器，一旦它们返回到 FETCH1周期，FETCH1将把PC的值装到AR，覆盖无用的值。 FETCH3：IR←DR[7,6], AR←DR[5…0] 取指令周期的状态图 2） 本CPU有四条指令，因此有四个不同的执行同期，为此用IR中的值来确定即可。