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目录
第一章设计项目的分析:
1.1 设计原理
1.2 设计要求
1.3 设计思路
第二章项目工作原理及模块工作原理
2.1 项目工作原理
2.2 频率测量模块的工作原理
2.3 周期测量模块的工作原理
2.3.1 直接周期测量法
2.3.2 等精度周期测量法
2.4 脉宽测量模块的工作原理
2.5 占空比测量模块的工作原理
第三章系统设计方案
3.1 等精度数字频率计项目设计方案
3.1.1等精度数字频率计的原理图
3.1.2系统的主要组成部分
3.1.3系统的基本工作方式
3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计
3.2 测频/测周期的实现
3.3 控制部件设计
3.4 计数部件设计
3.5 测量脉冲宽度的工作步骤
第四章主要VHDL源程序
4.1 频率计测试模块
4.2 计数模块
4.3 测频、周期控制模块
4.4 测脉宽、占空比控制模块
4.5 自校/测试频率选择模块
4.6 计数器二频率切换模块
第五章项目硬件测试及仿真结果
5.1 硬件试验情况
5.2 仿真结果
第六章设计总结
附录一参考文献
第一章设计项目的分析
1.1 设计原理
频率计用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1s。闸门时间也可以大于或小于1s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。
1.2 设计要求
(1) 对于频率测试功能，测频范围为0.1 Hz～70 MHz；对于测频精度，测频全域相对误差恒为百万分之一。
(2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。
(3) 对于脉宽测试功能，测试范围为0.1 μs～1 s，测试精度为0.01 μs。
(4) 对于占空比测试功能，测试精度为1%～99%。
1.3 设计思路
利用计数器A对时钟脉冲信号进行计数，同时使用另一个计数器B对被测信号计数。当测量时钟脉冲信号的计数器A累积到一定数值时，将计数器B
的结果传送到触发器中并通过一个时钟脉冲锁存，并译码送到七段数码管输出。为了使测量误差尽可能小，可以在被测信号的上升沿使计数器A和计数器B同时计数，为此，可添加一个D触发器，以被测信号作为D触发器的时钟信号，高电平为输入端，输出端Q作为两个计数器的计数允许信号。其原理可用图1表示。基于传统测频原理的频率计的测量精度将随被测信号的频率的下降而降低，在使用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。
第二章项目工作原理及模块工作原理
2.1 项目工作原理
图2-1 等精度数字频率计工作原理图
图2-1中“预置门控制信号”CL可由单片机发出，可以证明，在1秒~0.1秒时间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr。BZH和TF模块是两个可控的32为高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。
标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32为计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。测频原理说明如下：