EDA試卷答案
一、单项选择题
1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14
A. 功能仿真
B. 时序仿真
C. 逻辑综合
D. 配置
3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25
A. 软IP
B. 固IP
C. 硬IP
D. 全对
4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42
A. 可编程乘积项逻辑
B. 查找表（LUT）
C. 输入缓冲
D. 输出缓冲
6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274
A. 器件外部特性
B. 器件的内部功能
C. 器件外部特性与内部功能
D. 器件的综合约束
7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238
A. 流水线设计
B. 资源共享
C. 逻辑优化
D. 串行化
8. 进程中的信号赋值语句，其信号更新是___B____。P134
A. 立即完成
B. 在进程的最后完成
C. 按顺序完成
D. 都不对
9. 不完整的IF语句，其综合结果可实现__A__。P147
A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路
10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221
A. 一位热码编码
B. 顺序编码
C. 状态位直接输出型编码
D. 格雷码编码
二、VHDL程序填空
1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT ( CLK : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
END CNT10;
ARCHITECTURE bhv OF CNT10 IS
SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN -- 边沿检测
IF Q1 > 10 THEN
Q1 <= (OTHERS => '0'); -- 置零
ELSE
Q1 <= Q1 + 1 ; -- 加1
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END bhv;
2. 下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bmux IS
PORT ( sel : IN STD_LOGIC;
A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) ;
END bmux;
ARCHITECTURE bhv OF bmux IS
BEGIN
y <= A when sel = '1' ELSE
B;
END bhv;
三、VHDL程序改错
仔细阅读下列程序，回答问题
LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4
CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7
ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9
BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11
BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19
WHEN "0000" => LED7S <= "0111111"; -- 20
WHEN "0001" => LED7S <= "0000110"; -- 21
WHEN "0010" => LED7S <= "1011011"; -- 22
WHEN "0011" => LED7S <= "1001111"; -- 23
WHEN "0100" => LED7S <= "1100110"; -- 24
WHEN "0101" => LED7S <= "1101101"; -- 25
WHEN "0110" => LED7S <= "1111101"; -- 26
WHEN "0111" => LED7S <= "0000111"; -- 27
WHEN "1000" => LED7S <= "1111111"; -- 28
WHEN "1001" => LED7S <= "1101111"; -- 29
END CASE; -- 30 END PROCESS; -- 31 END one; -- 32
1.在程序中存在两处错误，试指出，并说明理由：
第14行TMP附值错误
第29与30行之间，缺少WHEN OTHERS语句
2.修改相应行的程序：
错误1 行号：9 程序改为：
TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);
错误2 行号：29 程序改为：
该语句后添加WHEN OTHERS => LED7S <= "0000000";
四、阅读下列VHDL程序，画出原理图（RTL级）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HAD IS
PORT ( a : IN STD_LOGIC;
b : IN STD_LOGIC;
c : OUT STD_LOGIC;
d : OUT STD_LOGIC
);
END ENTITY HAD;
ARCHITECTURE fh1 OF HAD IS
BEGIN
c <= NOT(a NAND b);
d <= (a OR b)AND(a NAND b);
END ARCHITECTURE fh1;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口：clk 时钟信号
rst 异步复位信号
en 计数使能
load 同步装载
data （装载）数据输入，位宽为10 输出端口：q 计数输出，位宽为10
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT1024 IS
PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC;
DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END CNT1024;
ARCHITECTURE ONE OF CNT1024 IS
BEGIN
PROCESS (CLK, RST, EN, LOAD, DATA)
VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);
BEGIN
IF RST = '1' THEN
Q1 := (OTHERS => '0'); ELSIF CLK = '1' AND CLK'EVENT THEN
IF LOAD = '1' THEN Q1 := DATA; ELSE
IF EN = '1' THEN
Q1 := Q1 + 1;
END IF; END IF;
END IF;
Q <= Q1;
END PROCESS;
END ONE;
2. 看下面原理图，写出相应VHDL 描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC; Y : INOUT STD_LOGIC;
B : OUT STD_LOGIC);
END TRI_STATE;
ARCHITECTURE BEHAV OF TRI_STATE IS BEGIN PROCESS (E, A, Y) BEGIN IF E = '0' THEN B <= Y; Y <= 'Z'; ELSE
B <= 'Z';
Y <= A;
e a
b y
END IF;
END PROCESS;
END BEHAV; 六、综合题
下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双口RAM （adram ）。控制器（control ）是一个状态机，完成AD574的控制，和adram 的写入操作。Adram 是一个LPM_RAM_DP 单元，在wren 为’1’时允许写入数据。试分别回答问题
放大采样/保持
AnalogIn 信号预处理FPGA采集控制
adram
（lpm_ram_dp）
Control
AD574
CS ADData 12
CE A0
RC K12_8
地址计数器
CLK
ClkInc
Cntclr
wraddr
10
wren
rddata 12
rddata rdaddr
10
12
1
STATUS
下面列出了AD574的控制方式和控制时序图
AD574逻辑控制真值表（X 表示任意）
CE CS RC K12_8 A0 工 作 状 态
0 X X X X 禁止
X 1 X X X 禁止 1 0 0 X 0 启动12位转换 1 0 0 X 1 启动8位转换 1 0 1 1 X 12位并行输出有效 1 0 1 0 0 高8位并行输出有效 1 0
1
1
低4位加上尾随4个0有效
AD574工作时序：
1. 要求AD574工作在12位转换模式，K12_8、A0在control 中如何设置 K12_8为‘1’，A0为‘0’
2. 试画出control 的状态机的状态图 类似书上图8-4
3. 对地址计数器模块进行VHDL 描述
输入端口：clkinc
计数脉冲
cntclr 计数器清零
输出端口：rdaddr RAM读出地址，位宽10位
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity addr_cnt is
port ( clkinc, cntclr : in std_logic;
wraddr : out std_logic_vector (9 downto 0) ); end addr_cnt;
architecture one of addr_cnt is
signal tmp : std_logic_vector (9 downto 0);
begin
process (clkinc, cntclr)
begin
if clkinc'event and clkinc = '1' then
if cntclr = '1' then
tmp <= (others => '0');
else
tmp <= tmp + 1;
end if;
end if;
end process;
wraddr <= tmp;
end one;
4.根据状态图，试对control进行VHDL描述
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity control is
port ( addata : in std_logic_vector (11 downto 0);
status, clk : in std_logic;
cs, ce, a0, rc, k12_8, clkinc : out std_logic;
rddata : out std_logic_vector (11 downto 0) ); end control;
architecture behav of control is
type con_st is (s0, s1, s2, s3, s4);
signal cst, nst : con_st;
signal lock : std_logic;
signal reg12 : std_logic_vector (11 downto 0);
begin
a0 <= '0';
k12_8 <= '1';
ce <= '1';
cs <= '0';
REGP : process (clk)
begin
if clk'event and clk = '1' then
cst <= nst;
end if;
end process;
COMP : process (cst, status, addata)
begin
case (cst) is
when s0 => rc <= '1'; lock <= '0'; nst <= s1;
when s1 => rc <= '0'; lock <= '0'; nst <= s2;
when s2 => if status = '1' then nst <= s3; end if;
rc <= '1'; lock <= '0';
when s3 => rc <= '1'; lock <= '1'; nst <= s4;
when s4 => rc <= '1'; lock <= '0'; nst <= s0;
when others => nst <= s0;
end case;
end process;
LOCKP : process (lock)
begin
if lock = '1' and lock'event then
reg12 <= addata;
end if;
end process;
rddata <= reg12;
clkinc <= lock; --(或者为NOT LOCK，延后半个时钟)
end behav;
5.已知adram的端口描述如下
ENTITY adram IS
PORT
(
data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址
wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据
);
END adram;
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
library ieee;
use ieee.std_logic_1164.all;
entity daco is
port ( clk, cntclr, status : in std_logic;
addata : in std_logic_vector (11 downto 0);
rdaddr : in std_logic_vector (9 downto 0);
cs, ce, a0, rc, k12_8 : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end daco;
architecture one of daco is
component control is
port ( addata : in std_logic_vector (11 downto 0);
status, clk : in std_logic;
cs, ce, a0, rc, k12_8, clkinc : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end component;
component addr_cnt is
port ( clkinc, cntclr : in std_logic;
wraddr : out std_logic_vector (9 downto 0) );
end component;
component adram IS
PORT
(
data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地
址
wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据
);
END component;
signal rds : std_logic_vector (11 downto 0);
signal clkinc : std_logic;
signal wraddr : std_logic_vector (9 downto 0);
begin
u1 : control port map (addata => addata, status => status,
clk => clk, cs => cs, ce => ce, a0 => a0, rc => rc,
k12_8 => k12_8, clkinc => clkinc, rddata => rds);
u2 : addr_cnt port map (clkinc => clkinc, cntclr => cntclr, wraddr => wraddr);
u3 : adram port map (data => rds, wraddress => wraddr,
rdaddress => rdaddr, wren => '1', q => rddata); end one;
模拟电子技术》院精品课程建设与实践 成果总结 模拟电子技术是一门在电子技术方面入门性质的技术基础课程，它既有自身的理论体系，又有很强的实践性；是高等院校工科电子信息、电气信息类各专业和部分非电类本科生必修的技术基础课，而且随着电子工业的飞速发展和计算机技术的迅速普及，它也不断成为几乎所有理工科本科生的必修课程。 我院模拟电子技术课程由原电子技术系首先开设，目前已建成由模拟电子技术、模拟电子技术基础实验、模拟电子技术课程设计三门课组成的系列课程。2002 年被列为学院精品课重点建设项目，2005 年获得学院教学成果一等奖。同年申报并获得四川省教学成果三等奖。 一、基本内容 1．确定课程在本科生基本素质培养中的地位和作用由于模拟电子技术课程的基础性和广泛性，使之在本科教育中起着重要的作用。通过学习，不但使学生掌握电子技术的基本概念、基本电路、基本分析方法和基本实验技能，而且由于本课程特别有利于学生系统集成的能力、综合应用能力、仿真能力的培养，可使学生建立以下几个观点，形成正确的认识论。 （1）系统的观念：一个电子系统从信号的获取和输入、中间的处理到最后的输出和对负载的驱动，各部分电路之间的功能作用、增益分配、参数设置、逻辑关系……都需相互协调、相互制约，只有不顾此失彼、通盘考虑、全面调试才能获得理想效果。 （2）工程的观念：数学、物理的严格论证及精确计算到工程实际之间往往有很大差距，电子技术中“忽略次要，抓住主要”的方法能引导学生的思维更切合工程实际。因而特别有利于学生工程观念的培养。 （3）科技进步的观念：电子技术的发展，电子器件的换代，比其它任何技术都快，学习电子技术可以让人深刻地体会到，在科学技术飞速发展的时代，只有不断更新知识，才能不断前进。学习时应着眼于基础，放眼于未来。 （4）创新意识：在阐述电子器件的产生背景、电路构思、应用场合等问题时特别具有启发性，电子电路可在咫尺之间产生千变万化，能够充分发挥学生的想象力和创造力，因而特别有利于创新意识和创新能力的培养。我们加强了场效应电路、集成电路和可编程模拟器件等新知识的介绍，拓宽了知识面，延续了所学知识的生命周期。 上述观念的培养，不仅为学生学习后续课铺平道路，而且培养了他们科学的思维方式和不断进取的精神，即使在工作后还会起作用，将受益一生。 2．创建先进科学的模拟电子技术课程教学结构电子技术学科是突飞猛进发展的学科，如何更好地解决基础与发展、基础知识与实际应用、理论与实践等矛盾，处理好知识的“博”新“”“深”的关系，建立先进和科学的教学结构，以适应不断更新的课程内容体系始终是我们改革的重点。 本课程建立起课堂教学、实验教学、网络教学和EDA 教学交叉融合的教学结构，如图所示。各教学环节各司其职，相辅相成，互相交融，实现“加强基础，注重实践，因材施教，促进创新”的同一个目标。
第一章 1-1 EDA 技术与ASIC 设计与FPGA 开发有什么关系? 答:利用EDA 技术进行电子系统设计得最后目标就是完成专用集成电路ASIC 得设计与实现;FPGA 与CPLD 就是实现 这一途径得主流器件。FPGA 与CPLD 通常也被称为可编程专用IC,或可编程ASIC。FPGA 与CPLD 得应用就是EDA 技术 有机融合软硬件电子设计技术、SoC(片上系统)与ASIC 设计,以及对自动设计与自动实现最典型得诠释。 1-2 与软件描述语言相比,VHDL 有什么特点? P6 答:编译器将软件程序翻译成基于某种特定CPU 得机器代码,这种代码仅限于这种CPU 而不能移植,并且机器 代码不代表硬件结构,更不能改变CPU 得硬件结构,只能被动地为其特定得硬件电路结构所利用。综合器将VHDL 程序转化得目标就是底层得电路结构网表文件,这种满足VHDL 设计程序功能描述得电路结构,不依赖于任何特定硬 件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达得电路功能转化成具体得电路结构网表过程中,具 有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约 束条件,选择最优得方式完成电路结构得设计。 l-3 什么就是综合?有哪些类型?综合在电子设计自动化中得地位就是什么? 什么就是综合? 答:在电子设计领域中综合得概念可以表示为:将用行为与功能层次表达得电子系统转换为低层 次得便于具体实现得模块组合装配得过程。 有哪些类型? 答:(1)从自然语言转换到VHDL 语言算法表示,即自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level,RTL),即从行为域到结构域得综合,即行为综合。(3)从RTL 级表示转换到逻 辑门(包括触发器)得表示,即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计),或转换到FPGA 得配置网表 文件,可称为版图综合或结构综合。 综合在电子设计自动化中得地位就是什么? 答:就是核心地位(见图1-3)。综合器具有更复杂得工作环境,综合器 在接受VHDL 程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关得工艺库信息,以及获得优化综 合得诸多约束条件信息;根据工艺库与约束条件信息,将VHDL 程序转化成电路实现得相关信息。 1-4 在EDA 技术中,自顶向下得设计方法得重要意义就是什么? P7~10 答:在EDA 技术应用中,自顶向下得设计方法,就就是在整个设计流程中各设计环节逐步求精得过程。 1-5 IP 在EDA 技术得应用与发展中得意义就是什么? P11~12 答:IP 核具有规范得接口协议,良好得可移植与可测试性,为系统开发提供了可靠得保证。 第二章 2-1 叙述EDA 得FPGA/CPLD 设计流程。P13~16 答:1、设计输入(原理图/HDL 文本编辑);2、综合;3、适配;4、时序仿真与功能仿真;5、编程下载;6、硬件测试。 2-2 IP 就是什么?IP 与EDA 技术得关系就是什么? P24~26 IP 就是什么? 答:IP 就是知识产权核或知识产权模块,用于ASIC 或FPGA/CPLD 中得预先设计好得电路功能模块。 IP 与EDA 技术得关系就是什么? 答:IP 在EDA 技术开发中具有十分重要得地位;与EDA 技术得关系分有软IP、 固IP、硬IP:软IP 就是用VHDL 等硬件描述语言描述得功能块,并不涉及用什么具体电路元件实现这些功能;软IP 通常就是以硬件描述语言HDL 源文件得形式出现。固IP 就是完成了综合得功能块,具有较大得设计深度,以网表文件 得形式提交客户使用。硬IP 提供设计得最终阶段产品:掩模。 2-3 叙述ASIC 得设计方法。P18~19 答:ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)与全定制(Full-custom)两种实现方法。 全定制方法就是一种基于晶体管级得,手工设计版图得制造方法。 半定制法就是一种约束性设计方式,约束得目得就是简化设计,缩短设计周期,降低设计成本,提高设计正确率。 半定制法按逻辑实现得方式不同,可再分为门阵列法、标准单元法与可编程逻辑器件法。 2-4 FPGA/CPLD 在ASIC 设计中有什么用途? P16,18 答:FPGA/CPLD 在ASIC 设计中,属于可编程ASIC 得逻辑器件;使设计效率大为提高,上市得时间大为缩短。 2-5 简述在基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具,及其在整个流程中得作用。P19~23 答:基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具有:设计输入编辑器(作用:接受不同得设计输 入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及HDL 得文本输入方式。);HDL 综合器(作用: HDL 综合器根据工艺库与约束条件信息,将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息,并在 数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理);仿真器(作用:行为模型得表达、 电子系统得建模、逻辑电路得验证及门级系统得测试);适配器(作用:完成目标系统在器件上得布局与布线);下 载器(作用:把设计结果信息下载到对应得实际器件,实现硬件设计)。 第三章 3-1 OLMC(输出逻辑宏单元)有何功能?说明GAL 就是怎样实现可编程组合电路与时序电路得。P34~36 OLMC 有何功能? 答:OLMC 单元设有多种组态,可配置成专用组合输出、专用输入、组合输出双向口、寄存器 输出、寄存器输出双向口等。 说明GAL 就是怎样实现可编程组合电路与时序电路得? 答:GAL(通用阵列逻辑器件)就是通过对其中得OLMC (输出逻辑宏单元)得编程与三种模式配置(寄存器模式、复合模式、简单模式),实现组合电路与时序电路设计 得。 3-2 什么就是基于乘积项得可编程逻辑结构? P33~34,40 答:GAL、CPLD 之类都就是基于乘积项得可编程结构;即包含有可编程与阵列与固定得或阵列得PAL(可编程阵
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输
《EDA技术基础》 实验报告 学院：信息科学技术学院 专业：电子信息工程 指导教师：龙翔 完成日期：2013年12月 目录 实验一MAX-plusll 及开发系统使用 (3) 实验二高速四位乘法器设计 (6)
实验三秒表的设计 (9) 实验四序列检测器的设计 (13) 实验五数字频率计的设计 (18) 六实验总结 (20) 实验一 一：实验名称： MAX-plusll 及开发系统使用
二：实验内容 1.利用MAX-plusII中的图形编辑器设计一半加器，进行编译、仿真， 并将其设置成为一元件。 2.建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真，并将其设置成为一个元件。 3.再建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真。 4.选择器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”，并根据下载板上的标识对管脚进行配置。然后下载，进行硬件测试，检验结果是否正确。 三．实验程序 1）.半加器图 2)全加器图
3)四位全加器 四：仿真图 1）.半加器仿真图
2）.全加器仿真图 3）.四位全加器仿真图
实验二 一：实验名称 高速四位乘法器设计 二: 实验内容 1.利用MAX-plusⅡ中的图形编辑器设计1-4的二进制乘法器，进行编译、仿真，并将其设置成为一元件，命名为and14。 2.建立一个更高得原理图设计层次，利用前面生成的1-4的二进制乘法器和调用库中的74283元件设计一高速4位乘法器。 三:实验程序 1.
课程设计任务书设计题目1：数码管显示数字钟设计
院（系）分管领导：教研室主任：指导教师： 2017年6月23日
目录 第1章引言 0 第2章电路原理 0 第3章程序设计 (1) 顶层模块设计 (2) 时钟分频模块设计 (2) 按键驱动模块设计 (2) 时钟计数模块设计 (3) 整点报时模块 (4) LED灯花样显示模块 (5) 数码管显示模块设计 (5) 第4章调试、测试分析及结果 (7)
调试 (7) 测试分析 (7) 结果 (9) 第5章小结 (10) 参考文献 (11) 附录电路图及程序 (11)
第1章引言 EDA是电子设计自动化(Electronic Design Automation)的缩写，在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL 或者Verilog HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 此次课程设计我们运用QuartusⅡ这个软件，使用Verilog HDL语言进行编程。 数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。 本次课程设计要求利用EDA技术，设计一个数码管显示数字钟的样品，数字钟要求具备以下功能： 1、具有时、分、秒，计数显示功能，以24小时循环计时； 2、具有清零，调节小时、分钟功能； 3、具有整点报时功能，整点报时的同时LED花样显示。 第2章电路原理 数码管显示数字钟设计,运用到8位数码管，要求其中6位数码管动态显示，分别显示时、分、秒的计数，同时对时间进行设置，数字钟的总体功能按照要求可以分为基本的数字时钟显示（具有时、分、秒，计数显示功能，以24小时循环计时）、手动校准（具有清零，调节小时、分钟功能）、整点报时、LED灯花样显示
电子技术基础总结 电子技术基础总结怎么写？以下是小编整理的相关范文，欢迎阅读。 电子技术基础总结一由于中职学生理论基础差，同时又缺乏主动学习的自觉性，如果采用传统的教学方法会使学生认为学习难度大学不会因而失去学习的兴趣，致使课堂出现学生睡倒一片或不听课各行其事的现象。采用项目任务驱动式教学，重在培养学生完成工作和动手实践的能力。学生在具体的工作任务中遇到问题，就会带着问题主动学习，这样使学生变要我学习为我要学习，提高学习的主动性，这种教学模式既锻炼了学生解决实际问题的能力，同时也提高了教学质量和教学效率。 组织召开专题会 为了确保课改取得实效，机电一体化教研组组织有关教师召开专题会，就如何开展好课改工作进行讨论，认真听取这门课有经验老师的建议，制定出课改实施方案。 教学内容的选取原则 1、坚持课程与技能岗位相对接； 2、下企业调研岗位工作任务； 3、提取典型工作任务； 4、确定课程学习任务与技能目标； 5、注重培养学生的基本技能。
项目教学内容的确定 在对企业充分调研的基础上，进行工作任务的分类归总，提取企业典型工作任务，确定了涵盖电工基础、模电、数电三部分的八大块 内容共十三个学习情境。在确定的学习内容中较侧重电子部分，任务的层次也是由易到难，十三个学习情境如下图所示。 项目教学的组织实施 1、所谓项目教学法，就是在老师的指导下,将一个相对独立的项目交由学生自己处理，项目学习中有关信息的收集、方案的设计、项目实施及最终评价,都由学生自己负责,学生通过该项目的进行,了解并把握整个过程及每一个环节中的基本要求。 “项目教学法”最显著的特点是“以项目为主线、教师为引导、学生为主体”,具体表现在：目标指向的多重性；培训周期短，见效快；可控性好；注重理论与实践相结合。项目教学法是师生共同完成项目，共同取得进步的教学方法。 2、在项目教学法的具体实施过程中，学生们还是能够给予较积极配合的。《电工与电子技术》计划的每周7课时安排在一天内进行，其中2节为理论课时，其余5节为任务实训课。但由于教师人手不够，后改为4节理论，3节实训。相比于理论课，学生还是偏向于上实训课，更喜欢做训练动
单元一教学设计 教学内容： 单元一EDA技术 学习任务1 EDA技术 一、认识课程 二、认识EDA技术 三、认识EDA技术的基本特征 学习任务2 可编程逻辑器件芯片 一、认识可编程逻辑器件 二、CPLD基本结构 三、FPGA基本结构 四、Altera公司的可编程逻辑器件汇报总结 评价与考核
教学设计与建议 教学设计：通过学习和查阅资料了解EDA技术，了解EDA技术的基本特征，并熟悉可编程逻辑器件的种类。了解CPLD和FPGA基本结构，熟悉 Altera公司的可编程逻辑器件。 教学建议：建议学生查找EDA技术发展与可编程逻辑器件应用相关资料，进行总结制作PPT,并进行汇报。 知识目标： 1．了解EDA技术 2．了解EDA技术的基本特征 3．了解可编程逻辑器件的种类 4．了解CPLD基本结构 5．了解FPGA基本结构 6．了解Altera公司的可编程逻辑器件 教学重点及难点： 教学重点：可编程逻辑器件种类 教学难点：熟悉Altera公司的可编程逻辑器件 教学载体与资源： 教学资源：教材、PPT、实训室、多媒体设备。 教学方法建议： 讲授与讨论相结合，查阅资料总结汇报。 教学过程： 1.下达任务和要求 2. 教师带领学生共同解析任务 3.学生展开讨论
4.学生查阅资料 5. 总结汇报 考核评价： 1．根据知识掌握情况评价 2．根据资料查找能力和小组汇报情况评价 教学板书： 任务1：EDA技术 认识课程 1．EDA技术是什么？ 2．为什么学习EDA技术？ 3．EDA技术学什么？ 4．EDA技术怎么学？ 相关知识 1．认识EDA技术 EDA（Electronic Design Automation，电子设计自动化）技术是帮助电子设计工程师在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至PCB（印制电路板）的自动设计等。 2．认识EDA技术的基本特征 （1）“自顶向下”设计方法 （2）硬件描述语言 （3）逻辑综合和优化 （4）开放性和标准化 （5）库的引入
EDA技术的认识和体会 摘要：本学期我对EDA技术进行了学习，通过学习，我掌握了部分EDA技术的知识。本学期对 EDA 技术的学习为我的专业知识学习打开了一个全新的窗口——微电子技术领域。对EDA 技术，我更是有了全新的认识。微电子技术的进步主要表现在大规模集成电路加工技术即半导体工艺技术的发展上，使得表征半导体工艺水平的线宽已经达到了纳米级。所以，集成电路设计正在不断地向超大规模、极低功耗和超高速的方向发展。而现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDA 技术。 EDA技术的特点和优势 技术就是依赖功能强大的计算机，在EDA 工具软件平台上，对以硬件描述语言 HDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA 技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA 软件来完成对系统硬件功能的实现，这是电子设计技术的一个巨大进步。 EDA 技术在进入21 世纪后，得到了更大的发展。嵌入式处理器软核的成熟，使得SOPC 步入大规模应用阶段。电子技术领域全方位融入EDA 技术，除了日益成熟的数字技术外，传统的电路系统设计建模理念发生了重大的变化。同时，EDA 使得电子领域各学科的界限更加模糊，更加互为包容。这些都利于设计人员利用 EDA 技术进行电子系统设计，如全定制或半定制ASIC 设计，FPGA/CPLD 开发应用和印制电路板。从 EDA 技术的特点不难看出，相比于传统的数字电子系统或 IC 设计，EDA 技术拥有独特的优势。在传统的数字电子系统或 IC 设计中，手工设计占了较大的比例。因此，也存在很多缺点。例如：复杂电路的设计、调试十分困难；由于无法进行硬件系统仿真，如果某一过程存在错误，查找和修改十分不便；设计过程中产生大量文档，不易管理；可移植性差等。相比之下，EDA 技术有很大不同。它运用HDL 对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。由于有各类库的支持，能够完成各种自动设计过程。它极大地简化了设计文档的管理，逻辑设计仿真测试技术也日益强大。 VHDL 在现在的EDA 设计中使用最多，也拥有几乎所有主流EDA 工具的支持。 EDA工具 EDA工具在EDA技术应用中占据极其重要的位置，EDA的核心是利用计算机完成电子设计全过程自动化，因此，基于计算机环境的EDA软件的支持是必不可少的。EDA工具大致可以分为如下5个模块:设计输入编辑器；仿真器；HDL综合器；适配器（或布局布线器）；下载器。 VHDL语言基础
课程设计说明书 课程：EDA技术基础 题目：数字钟的设计 闹钟与整点报时模块 学生姓名：XXX 学号201265110204 班级 :1203班 专业：电子信息与科学 指导教师：XXX 2014年12月20日 长沙理工大学课程设计任务书 物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础 题目数字钟的设计
长沙理工大学课程设计成绩评定表
目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13
基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。 设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。 （上面截图为数字钟整体编译后的RTL电路的闹钟模块） 简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。
《电子技术》课程设计心得体会 设计，给人以创作的冲动。在画家眼里，设计是一幅清明上河图或是一幅向日葵;在建筑师眼中，设计是昔日鎏金般的圆明园或是今日一塑自由女神像;在电子工程师心中，设计是贝尔实验室的电话机或是华为的程控交换机。凡此种种，但凡涉及设计都是一件良好的事情，因为她能给人以美的幻想，因为她能给人以金般财富，因为她能给人以成就之感，更为现实的是她能给人以成长以及成长所需的营养，而这种营养更是一种福祉，一辈子消受不竭享用不尽。我就是以此心态对待此次《电子技术》课程设计的，所谓“态度决定一切”，于是偶然又必然地收获了诸多，概而言之，大约以下几点： 一、温故而知新。课程设计发端之始，思绪全无，举步维艰，对于理论知识学习不够扎实的我深感“书到用时方恨少”，于是想起圣人之言“温故而知新”，便重拾教材与实验手册，对知识系统而全面进行了梳理，遇到难处先是苦思冥想再向同学请教，终于熟练掌握了基本理论知识，而且领悟诸多平时学习难以理解掌握的较难知识，学会了如何思考的思维方式，找到了设计的灵感。 二、思路即出路。当初没有思路，诚如举步维艰，茫茫大地，不见道路。在对理论知识梳理掌握之后，茅塞顿开，
柳暗花明，思路如泉涌，高歌“条条大路通罗马”。顿悟，没有思路便无出路，原来思路即出路。 三、实践出真知。文革之后，关于真理的大讨论最终结果是“实践是检验真理的唯一标准”，自从耳闻以来，便一直以为马克思主义中国化生成的教条。时至今日，课程设计基本告成，才切身领悟“实践是检验真理的唯一标准”，才明晓实践出真知。因为在教材上，数字钟不过是由计数器和译码显码器组合而成，也便不以为然搭建电路图，结果电路出现诸多问题，譬如短路开路，EWB中引脚悬空即为低电平，现实中引脚悬空呈现大电阻特性即高电平，不为则不知，无为则无知，实践出真知。 四、创新求发展。“创新”目前在我国已经提升到国家发展战略地位，足见“创新”的举足轻重。而在DVD产品上市之初及以后相当长时间内，由于核心技术受制于国外，原本前景看好的国内市场却使国内DVD生产商无利可图或图的仅xx推荐：20XX/1018/special_仅蝇头小利，只因核心技术受制于人，使用国外专利技术，每台售出总要交付高额专利技术使用费。因此，我们要从小处着手，顺应时代发展潮流，在课程设计中不忘在小处创新，未必是创新技术，但凡创新思维亦可，未必成功，只要实现创新思维培育和锻炼即可。 五、过而能改，善莫大焉。至善至美，是人类永恒的追
《EDA技术实用教程(第四版)》习题 3 习题 3-1 画出与以下实体描述对应的原理图符号元件: ENTITY buf3s IS --实体1:三态缓冲器 PORT(input:IN STD_LOGIC; --输入端 enable:IN STD_LOGIC; --使能端 output:OUT STD_LOGIC); --输出端 END buf3s ; ENTITY mux21 IS --实体2: 2选1多路选择器 PORT(in0, in1,sel: IN STD_LOGIC; output:OUT STD_LOGIC); 3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。 图3-16 4选1多路选择器 --解1：用IF_THEN语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; mux21 in0 output in1 sel buf3s input output enable
ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = "00" THEN y <= a; ELSIF s0s1 = "01" THEN y <= b; ELSIF s0s1 = "10" THEN y <= c; ELSE y <= d; END IF; END PROCESS; END ARCHITECTURE if_mux41; --解2：用CASE语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS --类似于真值表的case语句 WHEN "00" => y <= a; WHEN "01" => y <= b; WHEN "10" => y <= c; WHEN "11" => y <= d; WHEN OTHERS =>NULL ; END CASE; END PROCESS; END ARCHITECTURE case_mux41;
EDA技术的应用 摘要：随着科技的不断进步与发展，EDA （Electronic Design Automation）即电子设计自动化技术与我们的生活的交集越来越密切。随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，ＥＤＡ技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前沿之一。本文简单的介绍EDA技术的发展应用及在未来的发展。 关键字：EDA,技术，应用， Abstract：With the advancement and development of technology,( Electronic Design Automation ) electronic design automation technology and our life is more and more close intersection. With microelectronic technology and the continuous development of computer technology, communication, national defense, involved in aerospace, industrial automation, instrumentation and other areas of work, EDA technical content is increasing at an alarming speed, so as to make it become the forefront of the development of electronic technology. This paper briefly introduced the development of EDA technology, application, and the future. Key world: EDA ,development , 一、前言 1·随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，ＥＤＡ技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前沿之一。现代电子产品的性能提高、集成度和精密度不断的增加，电子产品更新换代的节奏越来越快。采用传统的电子设计方法设计电路越来越困难，EDA 技术提高了电路的设计效率和可靠性，减少了劳动强度，给电子系统设计带来了革命性的变化。 2·EDA：EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计
东北石油大学EDA技术实践课程设计 课程EDA技术实践课程设计 题目24进制计数器 院系电气信息工程学院电气系 专业班级 学生姓名 学生学号 指导教师 年7月25日
EDA技术实践课程设计任务书 课程EDA技术实践课程设计 题目24进制计数器 专业电气工程及其自动化姓名学号 主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。 主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限 指导教师 专业负责人 年7 月18日
目录 1设计 (1) 2方案选择与电路原理图的设计 (1) 2.124进制计数器的基本原理 (1) 2.2设计流程图 (1) 2.3原理图 (1) 374LS161元件说明 (2) 3.1 简介 (2) 3.274ls161管脚图与介绍 (2) 3.374ls161功能表 (3) 3.474ls161主要特点 (3) 4设计过程 (4) 4.1新文件的建立 (4) 4.2宏功能模块的使用 (5) 4.3普通元件的添加 (8) 4.4 电路连接 (9) 5功能仿真 (9) 6出现的问题及调试方法 (11) 7总结 (11) 参考文献 (12) 附录VHDL语言编写的该程序清单 (13)
课程设计总结报告 一、课程名称：数字电子钟的设计。 二、内容：设计并制作一台数字电子钟，完成设计说明书。 三、设计内容及要求： 设计内容：要求由所学的数字电子知识以及查阅有关资料设计并制作出一台数字电子钟。而且要完成电路的装配和调试。设计基本框图如下： 数字电子钟的基本框图 要求：1>.采用位数码管，显示范围0分00秒——9分59秒。 2>.提出至少两种设计实现方案，并优选方案进行设计。 3>.详细说明设计方案，并计算组件参数。包括选择的依据和原理，参数确定的根据。 4>.提倡有能力的同学在完成上述要求后，提出增强功能的设计方案。 四、比较和选写设计的系统方案，画出系统框图。 方案一：1>.振荡器由555定时器构成。在555定时器的外部接适当的电阻和电容组件构成多谐振荡器，再选择组件参数使其发出标准秒信号。 2>.计数器由74LS90集成记数构成。根据74LS90的菜单可以知道它是一个集成的 二—五—十进制计数器。对于分记数因为显示范围是0——9所以一块芯片就 可以构成。对于秒记数因为显示范围是0——59所以可以用两块并联构成100 进制计数器后再强制清零即可。再外设一定的控制电路。 3>.译码显示电路由74LS49作为译码驱动器和工阴极七段数码显示管构成。中间 设置一定的限流电阻即可。 系统框图如下： 方案一简化的系统框图
方案二：1>.振荡器和方案一相同仍由555定时器构成。 2>.计数器由74LS90构成。但是在记数方面和方案一不同，方案一是 符合平时记数逻辑，高位记数由低位进位得来。而在这个方案中则不是。 它的分记数、秒十位记数以及秒个位记数分别独立。各个计数器由共同的标准秒 振荡器驱动。只是分记数要经过一个60分频的电路，秒十位记数要经过一个10 分频的电路。而秒个位则直接接入。整个电路外加一定是设置电路即可。 3>.译码显示电路和方案一相同。 电路基本框图如下： 方案二简化系统框图 两方案的比较： 1、我们从分析电路可以知道两个方案在理论上都是可行的。 2、在难易程度方面：方案一电路设计简单，所用组件数目少，当然制作就比较简单， 而且在后期的调试和维护方面也就相对容易一些。但是在方案改进上就存在困难了， 比如要加一个校时电路就会十分复杂会使电路变的麻烦。 方案二相对与方案一就有点复杂，因为它多了两个分频电路，所用组件数目也就多， 不用数制作就会相对于方案一复杂一些，那幺在后期的调试和维护方面也就困难一 些。但是在改进方案方面就有独特的好处。因为它的各个记数电路相对独立，在操作 方面就可以分开处理。比如同样加一个校时电路就会十分方便的实现，只需要在各个 计数器电路设置一些简单的控制电路即可。 3、因为两个电路都是十分简单的电路，所用组件相对于一些大的电路来看就十分的少 了，因此在价格方面没有太多的差别，这方面就没有什幺比较的地方了。 4、在电路可靠性方面：因为方案一比方案二电路简单，根据电路的原则方案一应该是 比较可靠的。因为方案二的分记数和秒十位记数经过了分频电路，而秒个位没有经 过分频电路，因此在记数上会因为延时的原因使的记数误差增大。 综合上面的比较，而且这次的设计又没有要求设置校时装置，因此选用方案一进行设计，对于方案二可以经过改进后作为增强功能的改进方案进行设计。下面就以方案一进行电路的全部设计。 五、单元电路的设计、参数的计算和器件的选择。 1.标准秒振荡器的设计
13-1进程有哪几种主要类型？不完全组合进程是 由什么原因引起的？有什么特点？如何避免？ 解：两种： （1） begin 顺序语句 end process （2） begin wait 语句； 顺序语句 end process 两个的主要不同就在于敏感信号的不同 13-2比较CASE 语句与WITH_SELECT 语句，叙述它 们的异同点。并用WITH_SELECT_WHEN 语句描述4个16位至1个16位输出的4选1多路选择器。 答：①相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT 语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。 不同点：CASE 语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。 ②LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT( dina : IN STD_LOGIC_VECTOR(0 to 15); dinb : IN STD_LOGIC_VECTOR(0 to 15); dinc : IN STD_LOGIC_VECTOR(0 to 15); dind : IN STD_LOGIC_VECTOR(0 to 15); sel: IN STD_LOGIC_VECTOR(0 to 1); dout : OUT STD_LOGIC_VECTOR(0 to 15)); END mux; ARCHITECTURE rtl OF mux IS BEGIN with sel select dout<=dina WHEN "00", dinb WHEN "01", dinc WHEN "10", dind WHEN "11", "ZZZZZZZZZZZZZZZZ" when others; END rtl; 13-3 为什么说一条并行赋值语句可以等效为一 个进程？如果是这样的话，该语句咋么实现敏感信号的检测？ 解：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。 13-4 在STRING,TIME ，REAL,BIT 数据类型中，VHDL 综合器支持哪些类型？ 答：VHDL 支持BIT 类型和STRING 类型，其他属于用户定义的数据类型不能综合 13-5 判断下列VHDL 标识符是否合法，如果有误 则指出原因16#0FA#，10#12F#，8#789#，8#356#，2#0101010#，74HC245，\74HC574\，CLR/RESET ，\IN 4/SCLK\， D100%。 答：识符用法规定：（1）只能包含英文字母，数字，下划线（2）标识符的首字符只能是字母。故： （1）16#0FA#错在首字符是数字，且包含非法字符“#“。 10#12F#、8#789#，8#356#，2#0101010#，74HC245也是犯同一错误。 （2）\74HC574\,CLR/RESET,\IN4/SCLK\,D100%都 是非法,包含非法字符…. 13-6 数据类型BIT,INTEGER 和BOOLEAN 分别定义 在那个库中？哪些库和程序包总是可见的？ 答：BIT 定义在IEEE 库中，INTEGER 和BOOLEAN 定义在STD 库中，除了STD 库和WORK 库外，IEEE 库面向ASIC 的库和用户自定义的库及其中的包集合 13-7 函数与过程的设计与功能有什么区别? 调用上有什么区别? 1.函数的定义由函数首和函数体两部分组成，在进程或结构体中不必定义函数首，而在程序包中必须定义函数首。 过程也由过程首和过程体构成，在进程或结构体中不必定义过程首，而在过程包中必须定义过程首。 2.函数是串行，过程是串行。 3区别：(1)参数表的区别。函数的参数表是用来定义输出值的，所以不必以显式表示参数的方向；过程的参数表可以对常数、变量和信号三类数据对象目标作出说明，并用关键词IN 、OUT 和INOUT 定