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数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓
数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环试验讲义

一、锁相环的分类

模拟、数字如何定义?何谓数字锁相环。是指对模拟信号进行采样量化之后(数字化)的“数字信号”的处理中应用的锁相环,还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环?

二、数字锁相环的实际应用

欲成其事,先明其义。

现代数字系统设计中,锁相环有什么样的作用。

1)在ASIC设计中的应用。

主要应用领域:窄带跟踪接收;锁相鉴频;载波恢复;频率合成。

例一:为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性,例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源,然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时,通过加入PLL,设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐,并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。

2)在信号源产生方面的应用

例二:由于无线电通信技术的迅速发展,对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高,而且要求能方便地改换频率。实现频率合成有多种方法,但基本上可以归纳为直接合成法与间接合成法(锁相环路)两大类。

3)无线通信领域的实际应用

例三:GSM手机的频率系统包括参考频率锁相环,射频本振锁相环、中频本振锁相环。

广义的数字锁相环包括扩频通信中的码跟踪。

三、数字锁相环的基本原理

一般数字锁相环路的组成与模拟锁相环路相同,即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成,但这些部件全部采用数字电路。具体来说数字锁相环由:数字鉴相器、数字环路滤波器、NCO和分频器组成。

四、实际应用中的数字锁相环的实现方法

PLL的结构和功能看起来十分简单,但实际上却非常复杂,因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。

在实际应用中,针对数字信号或数字时钟的特点,数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。

下面的框图是一个实用的数字锁相环的实现框图。

a点波形(输入

信号)

b点波形

(边沿)

c点波形

(超前)

d点波形

(超前)

e点波形

(超前)已取反,为“1”

f点波形

(滞后)

Local

clock

g点波形

h点波形

i点波形

五、频率合成器

频率合成器由于运用场合的不同,对它的要求也不尽相同。大体来说,有如下几个主要技术指标:频率范围,频率间隔,频率转换时间,频率稳定度与准确度等。

1971年,美国学者J.Tierncy,C.M.Rader和B.Gold提出了以全数字技术,从相位概念出发直接合成所需波形的一种新的频率合成原理。

DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号的合成技术。目前使用最广泛的一种DDS方式是利用高速存储器作查寻表,然后通过高速DAC 产生已经用数字形式存入的正弦波。以下为DDS的基本结构框图。

数字域

实际中的DDS芯片框图

1.1 相位累加器部分

相位累加器由N 位加法器与N 位累加寄存器级联构成。每来一个时钟脉冲,加法器将频率控制数据与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样,相位累加器在参考时钟的作用下,进行线性相位累加,当相位累加器累加满量时就会产生一次溢出,完成一个周期性的动作,这个周期就是DDS 合成信号的一个频率周期,累加器的溢出频率就是DDS 输出的信号频率。

1.2 相位—幅值转换部分

用相位累加器输出的数据作为取样地址,对正弦波波形存储器进行相位—幅值转换,即可在给定的时间上确定输出的波形幅值。 1.3 数模转换部分

DAC 将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号,低通滤波器用于衰减和滤除不需要的取样分量以便输出频谱纯净的正弦波信号。

对于计数容量为2N 的相位累加器和具有M 个相位取样的正弦波波形存储器,若频率控制字(即控制步长)为K ,则DDS 系统输出信号的频率为()/2n o c f f K =?,而频率分辨率为Δf =fomin =/2n c f 。 2 DDS 的性能特点

DDS 在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平,为系统提供了优于模拟信号源的性能。

2.1 极快的频率切换速度 DDS 是一个开环系统,无任何反馈环节,频率转换时间主要由LPF 附加的时延来决定。如fc =10MHz ,转换时间即为100ns ,若时钟频率升高,转换时间将缩短,但不可能少于

数字门电路的延迟时间。目前,DDS的调谐时间一般在ns级,比使用其它的频率合成方法都要短数个数量级。

2.2极高的频率分辨率

f可知,只要增加相位累加器的位数N即可获得任意小的频率调谐由Δf=fomin=/2n

c

步进。大多数DDS的分辨率在Hz,mHz甚至μHz的数量级。

2.3低相位噪声和低漂移

DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定,合成信号的相位噪声与参考源的相位噪声相同。而在大多数DDS系统应用中,一般由固定的晶振来产生基准频率,所以其相位噪声和漂移特性是极为优异的。

2.4连续的相位变化

同样因DDS是一个开环系统,故当一个转换频率的指令加在DDS的数据输入端时,它会迅速合成所要求的频率信号,在输出信号上没有叠加任何电流脉冲,输出变化是一个平稳的过渡过程,而且相位是连续变化的,这个特点也是DDS独有的。

2.5在极宽的频带范围内输出幅度平坦的信号

DDS的最低输出频率是所用的时钟频率的最小分辨率或相位累加器的分辨率。奈奎斯特采样定理保证了在直到该时钟频率一半的所有频率下,DAC都可以再现信号,即DDS频率的上限fomax由合成器的最大时钟频率fc决定(fomax=fc/2)。

2.6易于集成、易于调整

DDS中几乎所有的部件都属于数字信号处理器件,除DAC和滤波器外,无需任何调整,从而降低了成本,简化了生产设备。

3DDS的应用

DDS问世之初,构成DDS元器件的速度的限制和数字化引起的噪声,这两个主要缺点阻碍了DDS的发展与实际应用。近几年超高速数字电路的发展以及对DDS的深入研究,DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展,其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。

3.1实时模拟仿真的高精密信号

在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据,然后通过手控或用计算机编程对这些数据进行控制,就可以任意改变输出信号的波形。利用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点,将其与简单电路相结合就构成精确模拟仿真各种信号的的最佳方式和手段。这是其它频率合成方法不能与之相比的。例如它可以模拟各种各样的神经脉冲之类的波形,重现由数字存储示波器(DSO)捕获的波形。

3.2实现各种复杂方式的信号调制

DDS也是一种理想的调制器,因为合成信号的三个参量:频率、相位和幅度均可由数字信号精确控制,因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位,从而达到调制的目的。

现代通信技术中调制方式越来越多,BPSK,QPSK,MSK都需要对载波进行精确的相位控制。而DDS的合成信号的相位精度由相位累加器的位数决定。一个32位的相位累加器可产生43亿个离散的相位电平,而相位精度可控制在8×10-3度的范围内,因此,在转换频率时,只要通过预置相位累加器的初始值,即可精确地控制合成信号的相位,很容易实现各种数字调制方式。

3.3实现频率精调,作为理想的频率源

DDS能有效地实现频率精调,它可以在许多锁相环(PLL)设计中代替多重环路。在一个PLL中保持适当的分频比关系,可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来,从而实现更为理想的DDS +PLL混合式频率合成技术。图2是这种方案设计的方框图。

在频率粗调时用PLL来覆盖所需工作频段,选择适当的分频比可获得较高的相位噪声,而DDS被用来覆盖那些粗调增量,在其内实现频率精调。这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。这也是目前开发应用DDS技术最广泛的一种方法。采用这种方案组成的频率合成器已在很高的频率上得以实现。

当然,DDS的应用不仅限于这些,它还可用于核磁谐振频谱学及其成像、检测仪表等。随着DDS集成电路器件速度的飞速发展,它已成为一种可用于满足系统频率要求的重要而灵活的设计手段。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日 摘要:锁相环是一种相位负反馈系统,它能够有效跟踪输入信号的相位。随着数字集成电路的发展,全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此,本文对一些新结构的全数字锁相环展开研究,并用VHDL语言编程,利用FPGA仿真。 为解决软件无线电应用扩展到射频,即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题,本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一,它不仅是发射机实现软件可配置通用调制器的基础,还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词:全数字锁相环;锁定时间;锁定精度;PID控制;自动变模控制;数控振荡器;时间数字转换器;数字环路滤波器;FPGA; Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop,简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛,已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展,需要采用数字方式实现信号的锁相处理。因此,对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展,但是其应用领域也在不断扩大,随着高新科技的发展,使得它的性能需要不断地改进和提高,因此,锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3],以适应不同场合的需求。

数字锁相环实验

实验二 数字锁相环实验 一、实验原理和电路说明 在电信网中,同步是一个十分重要的概念。同步的种类很多,有时钟同步、比特同步等等,其最终目的使本地终端时钟源锁定在另一个参考时钟源上,如果所有的终端均采用这种方式,则所有终端将以统一步调进行工作。 同步的技术基础是锁相,因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环,本实验将对数字锁相环进行实验。 B C A H G F E D 本地时钟14336KHz 外部测试64KHz 倍频 ÷63 ÷64 ÷65 ÷28 ÷4 延时10ns 采样1 采样2 UM01:FPGA TPMZ03 TPMZ05 图2.2.1 数字锁相环的结构 TPMZ04 TPMZ02 ÷8 TPMZ01 数字锁相环的结构如图2.2.1所示,其主要由四大部分组成:参考时钟、多模分频器(一般为三种模式:超前分频、正常分频、滞后分频)、相位比较(双路相位比较)、高倍时钟振荡器(一般为参考时钟的整数倍,此倍数大于20)等。数字锁相环均在FPGA 内部实现,其工作过程如图2.2.2所示。

A :14336KHz B :448KHz C :64KHz E :16KHz F :16KHz 000111011/631/641/651/64 D :16KHz (G, H) 可变分频器分频数 T1时刻 T2时刻 T3时刻 T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图2.2.1,采样器1、2构成一个数字鉴相器,时钟信号E 、F 对D 信号进行采样,如果采样值为01,则数字锁相环不进行调整(÷64);如果采样值为00,则下一个分频系数为(1/63);如果采样值为11,则下一分频系数为(÷65)。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该,图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系,鉴相输出为00,则下一时刻分频器为÷63模式,这样使D 点信号前沿提前。在T2时刻,鉴相输出为01,则下一时刻分频器为÷64模式。由于振荡器为惯性方式,因而在T3时刻,鉴相输出为11,则下一时刻分频器为÷65模式,这样使D 点信号前沿滞后。这样,可变分频器不断在三种模式之间进行切换,其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间,从而使D 点信号与外部参考信号达到同步。 在该模块中,各测试点定义如下: 1、 TPMZ01:本地经数字锁相环之后输出时钟(56KHz ) 2、 TPMZ02:本地经数字锁相环之后输出时钟(16KHz ) 3、 TPMZ03:外部输入时钟÷4分频后信号(16KHz ) 4、 TPMZ04:外部输入时钟÷4分频后延时信号(16KHz ) 5、 TPMZ05:数字锁相环调整信号 注:以上测试点通过JM05测试头引出,测量时请在测试引出板上进行。JM05的排列如下图所示:

数字锁相环介绍

数字锁相环介绍

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数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义?何谓数字锁相环。是指对模拟信号进行采样量化之后(数字化)的“数字信号”的处理中应用的锁相环,还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环? 二、数字锁相环的实际应用 欲成其事,先明其义。 现代数字系统设计中,锁相环有什么样的作用。 1)在ASIC设计中的应用。 主要应用领域:窄带跟踪接收;锁相鉴频;载波恢复;频率合成。 例一:为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性,例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源,然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时,通过加入PLL,设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐,并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2)在信号源产生方面的应用 例二:由于无线电通信技术的迅速发展,对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高,而且要求能方便地改换频率。实现频率合成有多种方法,但基本上可以归纳为直接合成法与间接合成法(锁相环路)两大类。 3)无线通信领域的实际应用 例三:GSM手机的频率系统包括参考频率锁相环,射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同,即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成,但这些部件全部采用数字电路。具体来说数字锁相环由:数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单,但实际上却非常复杂,因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中,针对数字信号或数字时钟的特点,数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。

滤波法及数字锁相环法位同步提取实验 模拟锁相环实验 载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验 实验项目三数字锁相环法位同步观测 (1)观测“数字锁相环输入”和“输入跳变指示”,观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。 从图中可以观察出,若前一位数据有跳变,则判断有效,“输入跳变指示”输出表示1;否则,输出0表示判断无效。 (2)观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况 数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性,而相位误差的绝对大小固定不变。经观察比较,“鉴相输出”比“数字锁相环输入”超前两个码元。

(3)观测“插入指示”和“扣除指示”。 (4)以信号源模块“CLK ”为触发,观测13号模块的“BS2”。 思考题:分析波形有何特点,为什么会出现这种情况。 因为可变分频器的输出信号频率与实验所需频率接近,将其和从信号中提取的相位参考信号同时送入相位比较器,比较的结果若是载波频率高了,就通过补抹门抹掉一个输入分频器的脉冲,相当于本地振荡频率降低;相反,若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入 一个脉冲,相当于本地振荡频率上升,从而了达到同步的目的。 思考题:BS2恢复的时钟是否有抖动的情况,为什么?试分析BS2抖动的区间有多大?如何减小这个抖动的区间? 有抖动的存在,是因为可变分频器的存在使得下一个时钟沿的到来时间不确定,从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十 模拟锁相环实验 实验项目一 VCO 自由振荡观测 (1)示波器CH1接TH8,CH2接TH4输出,对比观测输入及输出波形。 实验项目二 同步带测量 (1) 示波器CH1接13号模块TH8模拟锁相环输入,CH2接TH4输出BS1,观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁,此时的频率大小f1为 400Hz ;将频率调大,直到TH4输出处于失锁状态,记下此时频率f2为 9.25kHz 。 对比波形可以发现TH8与TH4信号输入与输出错位半个周期 如右图所示,方波抖动,说明处于失锁状态。 记下两次波形失锁的频率,可计 算 出 同 步 带 f=9.25KHz-400Hz=8.85KHz 。

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验 一、实验原理和电路说明 在电信网中,同步是一个十分重要的概念。同步的种类很多,有时钟同步、比特同步等等,其最终目的使本地终端时钟源锁定在另一个参考时钟源上,如果所有的终端均采用这种方式,则所有终端将以统一步调进行工作。 同步的技术基础是锁相,因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环,本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示,其主要由四大部分组成:参考时钟、多模分频器(一般为三种模式:超前分频、正常分频、滞后分频)、相位比较(双路相位比较)、高倍时钟振荡器(一般为参考时钟的整数倍,此倍数大于20)等。数字锁相环均在FPGA内部实现,其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图,采样器1、2构成一个数字鉴相器,时钟信号E、F对D信号进行采样,如果采样值为01,则数字锁相环不进行调整(÷64);如果采样值为00,则下一个分频系数为(1/63);如果采样值为11,则下一分频系数为(÷65)。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该,图中D点的时钟与输入参考时钟C没有确定的相关系,鉴相输出为00,则下一时刻分频器为÷63模式,这样使D点信号前沿提前。在T2时刻,鉴相输出为01,则下一时刻分频器为÷64模式。由于振荡器为自由方式,因而在T3时刻,鉴相输出为11,则下一时刻分频器为÷65模式,这样使D点信号前沿滞后。这样,可变分频器不断在三种模式之间进行切换,其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间,从而使D 点信号与外部参考信号达到同步。 在该模块中,各测试点定义如下: 1、TPMZ01:本地经数字锁相环之后输出时钟(56KHz) 2、TPMZ02:本地经数字锁相环之后输出时钟(16KHz) 3、TPMZ03:外部输入时钟÷4分频后信号(16KHz) 4、TPMZ04:外部输入时钟÷4分频后延时信号(16KHz) 5、TPMZ05:数字锁相环调整信号

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环(NR-DPLL) 注:本文截取于通信原理课程综合设计,载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现,想要simulink实现的同学要失望啦。代码在本文末,抱歉未加注释。理解本文需要的知识:信号与系统,数字信号处理,同步技术。

2.7载波的同步提取 提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环(NR-DPLL )对接收信号进行载波同步提取,并用于相干解调。 2.7.1 NR-DPLL 结构介绍 数字锁相环的基本组成如下 图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器 奈奎斯特采样鉴相器的组成框图如图2-7所示。 图2-7 奈奎斯特采样鉴相器的组成框图 为了表述方便,设数字控制振荡器(NCO )输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后,第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定,但为防止信号频谱混叠并保证信号相位信息的有效抽取,采样速率一般选取前置带通滤波器的两倍带宽以上。 令()(),()()i k i o k o u t u k u t u k ==,即()i u k 和()o u k 相乘后,经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器 数字环路滤波器与模拟环路中环路滤波器的作用是一样的,都是为了抑制高频分量及噪声,且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。 图2-8 一阶数字环路滤波器的实现形式 其Z 域传递函数: 2 11 ()z ()1c d u k G F G u k z -=+-()= (2.7-6) 按照图2-8中所实现的数字滤波器,其频率特性与理想积分滤波器的频率特性一致;两种滤波器参数之间也有着一定的对应关系。 对理想积分滤波器的传递

实验报告一 模拟锁相环模块

模拟锁相环模块 信息工程学院08级电子班安艳芳0839107 一、实验目的 1、熟悉模拟锁相环的基本工作原理 2、掌握模拟字锁相环的基本参数及设计 二、实验仪器 JH5001通信原理综合实验系统(一台)、20MHz双踪示波器(一台)、函数信号发生器(一台) 三、实验原理和电路说明 锁相的重要性:在电信网中,同步是一个十分重要的概念。其最终目的使本地终端时钟源锁定在另一个参考时钟源上。同步的技术基础是锁相,因而锁相技术是通信中最重要的技术之一在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上,来获得系统的同步时钟,如HDB3接收的同步时钟及后续电路同步时钟。 该模块主要由模拟锁相环UP01(MC4046)、数字分频器UP02(74LS161)、D触发器UP04(74LS74)、环路滤波器和由运放UP03(TEL2702)及阻容器件构成的输入带通滤波器(中心频率:256KHz)组成。因来自发端信道的HDB3码为归零码,归零码中含有256KHz时钟分量,经UP03B构成中心频率为256KHz 有源带通滤波器后,滤出256KHz时钟信号,该信号再通过UP03A放大,然后经UP04A和UP04B两个除二分频器(共四分频)变为64KHz信号,进入UP01鉴相输入A脚;VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号,送入UP01的鉴相输入B脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端;WP01可以改变模拟锁相环的环路参数。正常时,VCO 锁定在外来的256KHz频率上。 模拟锁相环模块各跳线开关功能如下: 1、跳线开关KP01用于选择UP01的鉴相输出。当KP01设置于1_2时(左端),环路锁定时TPP03、 TPP05输出信号将存在一定相差;当KP01设置于2_3时(右端),选择三态门鉴相输出,环路锁定时TPP03、TPP05输出信号将不存在相差。 2、跳线开关KP021是用于选择输入锁相信号:当KP021置于1_2时,输入信号来自HDB3编码模块 的HDB3码信号;当KP021置于2_3时,选择外部的测试信号(J007输入),此信号用于测量该模拟锁相环模块的性能。

滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案

滤波法及数字锁相环法位同步提取实验和帧同步提取实验

滤波法及数字锁相环法位同步提取实验和帧同步提取实验 一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求; 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求; 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念; 4、掌握巴克码识别原理; 5、掌握同步保护原理; 6、掌握假同步、漏同步、捕捉态、维持态的概念。 二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量; 3、滤波法位同步恢复观测; 4、数字锁相环位同步观测; 5、帧同步提取实验。 三、实验条件/器材 滤波法及数字锁相环法位同步提取实验: 1、主控&信号源、8号(基带传输编译码)、13号(载波同步及位同步)模块 2、双踪示波器(模拟/数字) 3、连接线若干 帧同步提取实验: 1、主控&信号源、7号模块 2、双踪示波器(模拟/数字) 3、连接线若干 四、实验原理 滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。 五、实验过程及结果分析 (一)熟悉实验箱 (二)滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置 (1)关电,连线。 (2)开电,设置主控,选择【信号源】→【输出波形】。设置输出波形为正弦波,调节相应旋钮,使其输出频率为200Khz,峰峰值3V。 (3)此时系统初始状态为:输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测 分别观测13号模块的“滤波法位同步输入”和“BPF-Out”,改变信号源的频率,测量“BPF-Out” 的幅度填入下表,并绘制幅频特性曲线。

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义?何谓数字锁相环。是指对模拟信号进行采样量化之后(数字化)的“数字信号”的处理中应用的锁相环,还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环? 二、数字锁相环的实际应用 欲成其事,先明其义。 现代数字系统设计中,锁相环有什么样的作用。 1)在ASIC设计中的应用。 主要应用领域:窄带跟踪接收;锁相鉴频;载波恢复;频率合成。 例一:为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性,例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源,然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时,通过加入PLL,设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐,并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2)在信号源产生方面的应用 例二:由于无线电通信技术的迅速发展,对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高,而且要求能方便地改换频率。实现频率合成有多种方法,但基本上可以归纳为直接合成法与间接合成法(锁相环路)两大类。 3)无线通信领域的实际应用 例三:GSM手机的频率系统包括参考频率锁相环,射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同,即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成,但这些部件全部采用数字电路。具体来说数字锁相环由:数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单,但实际上却非常复杂,因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中,针对数字信号或数字时钟的特点,数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。

数字锁相环研究

数字锁相环研究 刘飞雪 摘要:全数字锁相环路,所谓全数字化,就是环路部件全部数字化,采用数字鉴相器(DPD)、数字环路滤波器(DLF)和数控振荡器(DCO)构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中,位同步(又称码元同步)提取是更为重要的一个环节。因为确定了每一个码元的起始时刻,便可以对数字信息做出正确判决。利用全数字锁相环(DPLL)便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究,确定了对位同步全数字锁相环路的设计方案,设计位同步全数字锁相环各个模块,本文中设计了3个模块,其中第2块包含2个小模块,第3块又包含3 个小模块,用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真,然后将三个模块连接成反馈环路系统,使用仿真工具QuartusⅡ6.0进行编译、仿真,调试输出正确波形,最后分析电路性能。 关键词:全数字锁相环路,位同步数字锁相环路,超前-滞后型数字锁相环,数字鉴相器,数字滤波器,数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL,DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况 锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用,在传统的模拟锁相环路(APLL)应用领域中,一部分已经被数字锁相环路(DPLL)所取代。从六十年代起,人们就开始对数字锁相环路研究。起初,只是把模拟锁相环路中的部分部件数字化。比如,引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下,加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外,用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中,使环路性能大大提高。 此后,出现了全数字化锁相环。所谓全数字化,就是环路部件全部数字化,采用数字鉴相器(DPD)、数字环路滤波器(DLF)和数控振荡器(DCO)构成的锁相环路。目前,全数字锁相环路的研究日趋成熟,无论在理论研究还是在硬件实现方面,国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是: 它们都具有一切数字系统所特有的显著优点,即电路完全数字化,使用逻辑门电路和触发器电路。因此,

实验三:模拟锁相环与载波同步

实验三:模拟锁相环与载波同步 一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号,观察相位模糊现象。 三、实验步骤 本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线,打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常(用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无,两者逻辑关系正确与否)。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态,测量环路的同步带、捕捉带。 环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率(此锁相环中 即等于VCO信号频率)。环路失锁时u d 为差拍电压,环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍,即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。 根据上述特点可判断环路的工作状态,具体实验步骤如下: (1)观察锁定状态与失锁状态 打开电源后用示波器观察u d ,若u d 为直流,则调节载波同步模块上的可变电 容C 34,u d 随C 34 减小而减小,随C 34 增大而增大(为什么?请思考),这说明环路 处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT,可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在 锁定状态下,向某一方向变化C 34,可使u d 由直流变为交流,CAR和CAR-OUT频 率不再相等,环路由锁定状态变为失锁。

模拟锁相环实验报告

实验一 模拟锁相环模块 一、实验原理和电路说明 模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上,来获得系统的同步时钟,如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路 滤波器 放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01(MC4046)、数字分频器UP02(74LS161)、D 触发器UP04(74LS74)、环路滤波器和由运放UP03(TEL2702)及阻容器件构成的输入带通滤波器(中心频率:256KHz )组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码,归零码中含有256KHz 时钟分量,经UP03B 构成中心频率为256KHz 有源带通滤波器后,滤出256KHz 时钟信号,该信号再通过UP03A 放大,然后经UP04A 和UP04B 两个除二分频器(共四分频)变为64KHz 信号,进入UP01鉴相输入A 脚;VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号,送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端;WP01可以改变模拟锁相环的环路参数。正常时,VCO 锁定在外来的256KHz 频率上。 模拟锁相环模块各跳线开关功能如下:

基于FPGA的数字锁相环的设计

目录 第一章绪论..................................... 错误!未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误!未定义书签。 1.2课题研究意义 ........................................................................... 错误!未定义书签。 1.3本课题的设计内容.................................................................... 错误!未定义书签。第二章 FPGA的设计基础............................ 错误!未定义书签。 2.1硬件设计语言-Verilog HDL.................................................. 错误!未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误!未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计 摘要:锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域,并且,现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性,用SPICE对锁相环进行仿真,数据量大,仿真时间长,而且需进行多次仿真以提取设计参数,设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性,在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点,通过锁相环在频率合成方面的应用,先对模拟锁相环进行了仿真,对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上,重新利用仿真模块搭建了全数字锁相环的仿真模型,通过仿真达到了设计的目的,验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词:锁相环,压控振荡器,锁定,Simulink,频率合成,仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论,首次公开发表了对锁相环路的描述。到1947年,锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代,随着集成电路技术的发展,逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路,锁相环路逐渐变成了一个成本低、使用简便的多功能组件,为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用,其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展,相应出现了各种数字锁相环,它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用,特别是在系统建模与仿真方面,Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory(矩阵实验室)的缩写。1980年,时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时,为使学生从繁重的数值计算中解放出来,用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB,这便是MATLAB的雏形。经过几年的校际流

实验三 模拟锁相环与载波同步实验

实验三模拟锁相环与载波同步实验 一、实验目的 1. 掌握模拟锁相环的工作原理,以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念 2. 掌握用平方环法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法 3. 了解相干载波相位模糊现象产生的原因 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程 2. 观察环路的捕捉带和同步带 3. 用平方环法从2DPSK信号中提取载波同步信号,观察相位模糊现象 三、基本原理 常用平方环或同相正交环(科斯塔斯环)从2DPSK信号中提取相干载波。本实验用平方环,其原理方框图及电路原理图如图3-1、图3-2所示。 图3-1 载波同步方框图 载波同步模块上有以下测试点及输入输出点: ? 2DPSK-IN 2DPSK信号输入点 ? MU 平方器输出测试点,V P-P>1V ? COMP 锁相环输入信号测试点 ? Ud 锁相环压控电压测试点 ? VCO 锁相环输出信号测试点,V P-P>0.2V ? CAR-OUT 相干载波信号输出点/测试点

图3-2 载波同步电原理图

图3-1中各单元与图3-2中的主要元器件的对应关系如下: ? 平方器 U2:模拟乘法器MC1496 ? 鉴相器 U4: 锁相环HC4046 ? 环路滤波器 U4: 锁相环HC4046 ? 压控振荡器 U4: 锁相环HC4046 ? ÷2 U6:D 触发器74HC74 ? 移相器 U8:单稳态触发器74LS123 ? 滤波器 电感L1;电容C43 ? 压控振荡器 U5: 锁相环CD4046 锁相环由鉴相器(PD )、环路滤波器(LF )及压控振荡器(VCO )组成,如图3-3所示。 u o (t) 图3-3 锁相环方框图 模拟锁相环中,PD 是一个模拟乘法器,LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统,PD 检测u i (t)与u o (t)之间的相位误差并进行运算形成误差电压u d (t),LF 用来滤除乘法器输出的高频分量(包括和频及其他的高频噪声)形成控制电压u c (t),在u c (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin[ωi t+θi (t)],u o (t)=U o cos[ωi t+θo (t)],则u d (t)=U d sin θe (t),θe (t)=θi (t)-θo (t),故模拟锁相环的PD 是一个正弦PD 。设u c (t)=u d (t)F(P),F(P)为LF 的传输算子,VCO 的压控灵敏度为K o ,则环路的数学模型如图3-4所示。 θi (t) o (t) 图3-4 模拟环数学模型 当6 )(π θ≤ t e 时,e d e d U t U θθ=)(sin ,令K d =U d 为PD 的线性化鉴相灵敏度、单位

数字锁相环原理 应用

数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器(DPD) 数字鉴相器也称采样鉴相器,是用来比较输入信号与压控振荡器输出信号的相位,它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件,数字鉴相器的形式可分为:过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器(DLF) 数字环路滤波器在环路中对输入噪声起抑止作用,并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术,有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样,是作为校正网络引入环路的。因此,合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器(DCO) 数控振荡器,又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器(VCO)。但是,它的输出是一个脉冲序列,而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是:前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下: (1) 设输入信号 u i (t) 和本振信号(数字压控振荡器输出信号)u o (t) 分别 是正弦和余弦信号,他们在数字鉴相器内进行比较,数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量,然后把输出电压u c (t)

加到数字压控振荡器的输出端,数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致,则数字鉴相器的输出将产生低频变化分量,并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当,则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后,如果本振信号的频率和输入信号的频率完全一致,两者的相位差将保持某一个恒定值,则数字鉴相器的输出将是一个恒定直流电压(忽略高频分量),数字环路滤波器的输出也是一个直流电压,DCO的频率也将停止变化,这时,环路处于“锁定状态”。

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