第一部分考试试题
第0章绪论
1.什么叫半导体集成电路？
2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？
3.按照器件类型分，半导体集成电路分为哪几类？
4.按电路功能或信号类型分，半导体集成电路分为哪几类？
5.什么是特征尺寸？它对集成电路工艺有何影响？
6.名词解释：集成度、wafer size、die size、摩尔定律？
第1章集成电路的基本制造工艺
1.四层三结的结构的双极型晶体管中隐埋层的作用？
2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？
4.简述硅栅p阱CMOS的光刻步骤？
5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？
6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应
1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？
3. 什么是MOS晶体管的有源寄生效应？
4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?
5. 消除“Latch-up”效应的方法？
6.如何解决MOS器件的场区寄生MOSFET效应？
7. 如何解决MOS器件中的寄生双极晶体管效应？
第3章集成电路中的无源元件
1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？
2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为
20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路
1.名词解释
电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流
静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间
瞬时导通时间
2. 分析四管标准TTL与非门（稳态时）各管的工作状态？
3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。
5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。
6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。
7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
8. 为什么TTL与非门不能直接并联？
9. OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题。
第5章MOS反相器
1. 请给出NMOS 晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响
（即各项在不同情况下是提高阈值还是降低阈值）。
2. 什么是器件的亚阈值特性，对器件有什么影响？
3. MOS 晶体管的短沟道效应是指什么，其对晶体管有什么影响？
4. 请以PMOS 晶体管为例解释什么是衬偏效应，并解释其对PMOS 晶体管阈值电压和漏源电流的影响。
5. 什么是沟道长度调制效应，对器件有什么影响？
6. 为什么MOS 晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？
7.请画出晶体管的D DS I V 特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程
（忽略沟道长度调制效应和短沟道效应）。
8.给出E/R 反相器的电路结构，分析其工作原理及传输特性，并计算VTC 曲线上的临界电压值。
9.考虑下面的反相器设计问题：给定V DD =5V ，K N `=30uA/V 2 ，V T0=1V
设计一个V OL =的电阻负载反相器电路，并确定满足V OL 条件时的晶体管的宽长比(W/L)和负载电阻R L 的阻值。
10.考虑一个电阻负载反相器电路：V DD =5V ，K N `=20uA/V 2 ，V T0=，R L =200K Ω，W/L=2。
计算VTC 曲线上的临界电压值（V OL 、V OH 、V IL 、V IH ）及电路的噪声容限，并评价该直流反相器的设计质量。
11.设计一个V OL =的电阻负载反相器，增强型驱动晶体管V T0=1V ， V DD =5V 1）求V IL 和V IH
2）求噪声容限V NML 和V NMH
12.采用MOSFET 作为nMOS 反相器的负载器件有哪些优点？ 13.增强型负载nMOS 反相器有哪两种电路结构？简述其优缺点。 14.以饱和增强型负载反相器为例分析E/E 反相器的工作原理及传输特性。
15试比较将nMOS E /E 反相器的负载管改为耗尽型nMOSFET 后，传输特性有哪些改善？ 16.耗尽型负载nMOS 反相器相比于增强型负载nMOS 反相器有哪些好处？
17有一nMOS E /D反相器，若V TE=2V，V TD=-2V，K NE/K ND=25，V DD=2V，求此反相器的高、低输出逻辑电平是多少？
18.什么是CMOS电路？简述CMOS反相器的工作原理及特点。
19. 根据CMOS反相器的传输特性曲线计算V IL和V IH。
20. 求解CMOS反相器的逻辑阈值，并说明它与哪些因素有关？
21. 为什么的PMOS尺寸通常比NMOS的尺寸大？
22．考虑一个具有如下参数的CMOS反相器电路：
V DD= V TN= V TP= K N =200uA/V2K p=80uA/V2
计算电路的噪声容限。
23. 采用工艺的CMOS反相器，相关参数如下：V DD=
NMOS：V TN= μN C OX =60uA/V2(W/L)N=8
PMOS：V TP= μp C OX =25uA/V2(W/L)P=12
求电路的噪声容限及逻辑阈值。
24．设计一个CMOS反相器，
NMOS：V TN= μN C OX=60uA/V2
PMOS：V TP= μP C OX=25uA/V2
电源电压为，L N=L P=
1）求V M= 时的W N/W P。
2）此CMOS反相器制作工艺允许V TN、V TP的值在标称值有正负15%的变化，假定其他参数仍为标称值，求V M的上下限。
25．举例说明什么是有比反相器和无比反相器。
26．以CMOS反相器为例，说明什么是静态功耗和动态功耗。
27．在图中标注出上升时间t r、下降时间t f、导通延迟时间、截止延迟时间，给出延迟时间t pd的定义。若希望t r=t f，求W N/W P。
第6章 CMOS 静态逻辑门
1. 画出F=A ⊕B 的CMOS 组合逻辑门电路。
2. 用CMOS 组合逻辑实现全加器电路。
3. 计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标准反相
器的特性相同，N 管与P 管的尺寸应如何选取？
4. 画出F=AB+CD 的CMOS 组合逻辑门电路，并计算该复合逻辑门的驱动能力。 5．简述CMOS 静态逻辑门功耗的构成。 6. 降低电路的功耗有哪些方法？
7. 比较当FO=1时，下列两种8输入的AND 门，那种组合逻辑速度更快？
A
F
V in V t
t
第7
章 传输门逻辑
一、填空
1
．写出传输门电路主要的三种类型和他们的缺点：
（1） ，缺点： ； （2） ，缺点： ； （3） ，缺点： 。
2．传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。
3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。
二、解答题
1．分析下面传输门电路的逻辑功能，并说明方块标明的MOS 管的作用。
2. 根据下面的电路回答问题：
分析电路，说明电路的B 区域完成的是什么功能，设计该部分电路是为了解决NMOS 传
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1
输门电路的什么问题？
3．假定反向器在理想的V DD/2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。
（1）电路的功能是什么？
（2）说明电路的静态功耗是否为零，并解释原因。
4. 分析比较下面2种电路结构，说明图1的工作原理，介绍它和图2所示电路的相同点和不同点。
图1 图2
5．根据下面的电路回答问题。
已知电路B点的输入电压为，C点的输入电压为0V。当A点的输入电压如图a时，画出X 点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。
A点的输入波形
6．写出逻辑表达式C=A B的真值表，并根据真值表画出基于传输门的电路原理图。
7.相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。
图1 图2
8.分析下面的电路，根据真值表，判断电路实现的逻辑功能。
第8章动态逻辑电路
一、填空
1．对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控制极为时钟信号的。
2.对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对PUN 网只允许有跳变，PDN与PDN相连或PUN与PUN相连时中间应接入。
二、解答题
1.分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。
说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。
2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS 动态组合逻辑电路的特点。
图A 图B
3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。
5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。
6. 分析下列电路的工作原理，画出输出端OUT的波形。
7.结合下面电路，说明动态组合逻辑电路的工作原理。
第9章触发器
1.用图说明如何给SR锁存器加时钟控制。
2.用图说明如何把SR锁存器连接成D锁存器，并且给出所画D锁存器的真值表
3.画出用与非门表示的SR触发器的MOS管级电路图
4.画出用或非门表示的SR触发器的MOS管级电路图
5.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现
6.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现
7.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值
损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。
8.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值
损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。
9.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值
损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。10.解释下面的电路的工作过程画出真值表。（提示注意图中的两个反相器尺寸是不同的）
11.解释下面的电路的工作过程画出真值表。
12.解释静态存储和动态存储的区别和优缺点比较。
13.阐述静态存储和动态存储的不同的的存储方法。
14.观察下面的图，说明这个存储单元的存储方式，存储的机理。
15.观察下面的图，说明这个存储单元的存储方式，存储的机理。
16.说明锁存器和触发器的区别并画图说明
17.说明电平灵敏和边沿触发的区别，并画图说明
18.建立时间
19.维持时间
20.延迟时间
21.连接下面两个锁存器使它们构成主从触发器，并画出所连的主从触发器的输入输出波
形图
22.简述下时钟重叠的起因所在
23.下图所示的是两相时钟发生器，根据时钟信号把下面四点的的波形图画出
24.反相器的阈值一般可以通过什么进行调节
25.施密特触发器的特点
26.说明下面电路的工作原理，解释它怎么实现的施密特触发。
27.画出下面施密特触发器的示意版图。
28.同宽长比的PMOS和NMOS谁的阈值要大一些
第10章逻辑功能部件
1、 根据多路开关真值表画出其组合逻辑结构的CMOS
2、 根据多路开关真值表画出其传输门结构的CMOS 电路图。
3、计算下列多路开关中P 管和N 管尺寸的比例关系。
4、根据下列电路图写出SUM 和C 0的逻辑关系式，并根据输入波形画出其SUM 和C 0的输出波形。
K 1 K 0 Y 1 1 D 0 1 0 D 1 0 1 D 2 0 0 D 3 K 1 K 0 Y 1 1 D 0 1 0 D 1 0 1 D 2 0 0 D 3
A
B
Ci
5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。
6、画出传输门结构全加器的电路图，已知下图中的P=A⊕B。
7、试分析下列桶型移位器各种sh输入下的输出情况。
8、试分析下列对数移位器各种sh输入下的输出情况。
第11章存储器
一、填空
1．可以把一个4Mb的SRAM设计成[Hirose90]由32块组成的结构，每一块含有128Kb，由1024行和列的阵列构成。行地址（X）、列地址（Y）、和块地址（Z）分别为、、位宽。
2．对一个512×512的NOR MOS，假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于(输出电压为时)，则总静态功耗为
，就从计算得到的功耗看，这个电路设计的（“好”或“差”）。
3.一般的，存储器由、和三部分组成。
4．半导体存储器按功能可分为：和；非挥发存储器有
、和；
二、解答题
1．确定图1中ROM中存放地址0，1，2和3处和数据值。并以字线WL[0]为例，说明原理。
图1 一个4
×4的OR
ROM
2．画一个2
×2的
MOS OR
型ROM单
元阵列，要
求地址0，1
中存储的
数据值分
别为01和
00。并简述工作原理。
3. 确定图2中ROM中存放地址0，1，2和3处的数据值。并简述工作原理。
图2 一个
4×4的
NOR
ROM
4．画一个
2×2的
MOS
NOR型