目录
一．数字系统简介 (3)
二．设计目的和要求 (3)
三．设计内容 (3)
四．VHDL程序设计 (3)
五．波形仿真 (11)
六. 逻辑电路设计 (12)
六．设计体会 (13)
七．参考文献 (13)
一．数字系统简介
在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。
二．设计目的和要求
1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规
模芯片的使用方法。
2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容
四位二进制加计数，时序图如下：
0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。
四．VHDL程序设计
四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
PORT (cp,r:IN STD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
end count10;
ARCHITECTURE Behavioral OF count10 IS
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;
BEGIN
PROCESS (cp,r)
BEGIN
if r='0' then count<="0000";
elsiF cp'EVENT AND cp='1' THEN
if count="0011" THEN
count <="0110";
ELSE count <= count +1;
END IF;
end if;
END PROCESS;
q<= count;