国际半导体技术发展路线图
（ＩＴＲＳ）２０１３版综述（１）
黄庆红1译，黄庆梅2校
（1.工业和信息化部电子科学技术情报研究所，北京，100040;
2.北京理工大学光电学院，北京，100081）
摘要：国际半导体技术发展路线图（The I nt er nat i onal Technol ogy R oadm ap f or Sem i conduct or s，I TR S）自1999年第1版问世后，每偶数年份更新，每单数年份进行全面修订。I TR S的目标是提供被工业界广泛认同的对未来15年内研发需求的最佳预测，对公司、研发团体和政府都有指导作用。路线图对提高各个层次上研发投资的决策质量都有重要意义。本篇是连载一。
关键词：国际半导体技术发展路线图；2013版
International Technology Roadmap
for Semiconductors（2013Edition）
HUANG Qing-hong1,HUANG Qing-mei2
（1.Electronic Technical Information Research Institute,MII.Beijing100040,China;
2.School of Optoelectronics,Beijing Institute of Technology,Beijing100081,China）
Abstract:The first International Technology Roadmap for Semiconductors（ITRS）published in1999.Since then,the ITRS has been updated in even-numbered years and fully revised in odd-numbered years.The overall objectiveof the ITRS is to present industry-wide consensus on the“best current estimate”of the industry’s research anddevelop-ment needs out to a15-year horizon.As such,it provides a guide to the efforts of companies,universities,governments, and other research providers or funders.The ITRS has improved the quality of R&D investmentdecisions made at all levels and has helped channel research efforts to areas that most need research breakthroughs.
Key words:ITRS；2013
１综述
１．１不断变化的环境简介
半导体工业诞生于20世纪70年代。作为一个元器件工业它有两个主要的商业驱动力。第一个动力是向计算机工业提供更具成本效益的存储器件，第二个动力是为需要特定功能的公司及时生产专用集成电路（ASIC）以实现新产品。当ASIC产品是典型的客户定制时，客户需要引脚和功能标准化的存储器件。已经开发出软件可编程的逻辑器件（如微处理器），以最大限度地减少ASIC器件的生产周期。
20世纪80年代系统规范掌握在系统集成商手中。存储器件每三年推出新的半导体技术，随后被逻辑器件制造商所采用。20世纪90年代逻辑器件集成电路（IC）制造商以积极的2年步调加速引进新技术，存储器厂商很快跟进。技术改进（通过按比例扩展获得）和增强产品性能之间不寻常的密切相关性，转移了IC制造商手中控制的系统性能和利润的实质性部分。IC制造商能够利用这种新的权力平衡，全部半导体工业的收入在此期间平均每年增长了17%。
在过去10年一个崭新的生态系统已经出现：
首先，积极地每两年引进新的半导体技术允许有成本效益地生产数以百万只晶体管组成的集成电路。这使得将极其复杂的系统集成在一个芯片上或单一封装内成为可能，且价格低廉诱人。此外，封装技术的进步可使多个芯片封装在一个外壳内。这种器件类型被定义为系统级芯片（SOC）和系统级封装（SiP）。
第二，提供代工服务的集成电路制造商能够以具吸引力的成本再次提供“新的ASIC”。导致出现一个非常有利可图的“唯一”设计业务，即不制造芯片本身的公司，只是生产设计而在其他地方制造。
第三，先进集成电路尖端设备的开发延伸到相邻技术领域，从而使得以合理成本制造平板显示器（FPD）、MEM S传感器、无线电和无源器件成为可能。在此条件下系统集成商再次处于完全控制系统设计和产品集成的位置。
最后，互联网的成功应用和移动电话的迅速普及，导致光纤光缆的广泛部署和多种无线技术的繁荣发展，从通信卫星到数以万计的“中继站”，使全球移动连接呈现前所未有的水平。
这种生态系统促进了全新和意想不到的市场诞生，社交网络是最新的例子。
对移动设备功能增长的研究正在进行中，使得它们成为连接世界的最终用户接口。此外，外来应用如通过移动设备使所有的感觉输入从发射机传输到接收器在研究中。
以上所有技术今天被称为“物联网”（IOT）。创新的产品库、电信公司、数据和信息经销商以及内容提供商，正在为新创建市场的优势地位而战。很显然，没有半导体工业提供构建模块支持上述应用，这些创新不可能发生。
半导体工业在此新生态系统中的作用是什么？
１．２２０１３版ＩＴＲＳ和前景展望
按比例缩小是建立在20世纪60年代后期发明的自对准硅栅工艺基础上。晶体管半年度增长的摩尔定律预言形成于1965年，并与1975年丹纳德的按比例缩小指南一起引领半导体产业成长直到过去十年的开始。这是经典（几何驱动）按比例扩展的第一个时代。
ITRS奠定了第二个时代的基础：1998年至2000年间等效按比例缩小（例如，应变硅、高κ值/金属栅极、多栅晶体管以及锗和化合物半导体集成）。这些技术的实施，成功地支持了半导体工业在过去十年的生长，它会继续支持目前十年及以后的发展。
１．２．１器件
根据2013版ITRS，器件成本和性能将继续与CMOS的尺寸和功能扩展1密切相关，作为信息处理技术正在推动半导体工业进入新的更广阔应用领域。
（1功能扩展：假设一个系统采用当前可用技术来执行一个特定功能。假如系统采用一个替代技术执行与原始系统相同的功能，并提供改善的尺寸、功率、速度或成本中的至少一个，并且不会降低其他指标，我们说系统已经按功能扩展。）
应变硅，高κ值/金属栅极和多栅晶体管正在广泛应用于集成电路制造业。为进一步提高器件性能，研究重点目前集中在III-V族材料和锗（Ge）。这些材料保证比硅器件更高的电子迁移率。
为了充分利用已有硅平台的优势，预计可在硅衬底上外延生长新的高迁移率材料。除了利用这些新材料，新兴研究器件（ERD）部分报告了全新晶体管，依据隧道效应（如隧穿场效应晶体管（TFET））或自旋新原理，新型晶体管可在极低功率下运行。
此外，2013版ITRS广泛介绍前所未有的依据全新原理工作的大量新型存储器件。因为2维按比例缩小最终将达到2013ITRS期间的基本极限，无论是逻辑还是存储器件正在探索利用垂直维度（3维）。
3维器件架构和低功耗器件的结合将迎来第3个按比例缩小时代，简言之“3D功率扩展”。每单位面积晶体管数量增加将最终通过晶体管多层堆叠来实现。
遗憾的是没有对互连新突破的报道，因为没有比铜的电阻率更低的可用材料存在。然而，无边界柔性材料（如碳纳米管，石墨烯组合等）的操控进展预示了“弹道导体”将在未来十年出现。
多个芯片3维集成通过增加导线（垂直）截面，并减少每个互连路径的长度，为减少互连电阻提供了可能路径。例如，逻辑器件（芯片）上直接集成存储器（芯片），并通过宽硅通孔（TSV）连接它们，可以实现3维集成。
然而，目前正在研究的CM OS或任何等效器件的水平维度按比例缩小最终将达到基本极限；2013版ITRS为未来半导体产品提供新机会报告两个额外方法。第一个是通过新技术异构集成扩展CM OS 平台功能，第二个是支持新信息处理范式的器件模拟发明。
１．２．２系统集成
系统集成已从计算、个人计算机为中心的方式，转移到高度多样化的移动通信方式。通过把设计的主要目标从性能驱动方式转移到降低功率驱动的方式，有限空间中的多种技术异构集成（例如全球定位系统（GPS）、电话、平板电脑、手机等）已经真正变革了半导体工业。换句话来说，在过去性能是唯一的目标，如今功耗最小化推动IC设计。
这证明了一个事实，即SOC和SIP产品已成为半导体工业的主要驱动力。在过去几年里，智能手机和平板电脑的总量已经超过了微处理器的产量。
异构集成的基础依赖于“延续摩尔定律（M ore Moore）”器件与“扩展摩尔定律（M ore than Moore）”组件的集成。根据摩尔定律，这些组件增加新的非CM OS功能但不按比例缩放或显现。
例如，目前M EMS器件被集成到小型和大型系统中，例如汽车、视频投影仪、平板电脑、智能手机和游戏平台。在大多数情况下，MEMS器件给系统增添有用功能，并且在某些场合，MEM S器件实现了系统的核心功能。例如，智能手机上使用的M EMS加速计可检测手机的垂直方向，据此在显示器上旋转图像。可以说通过MEMS引入的附加功能改善了用户界面，但手机没有它仍然能够运行。相比之下，采用数字光投影（DLP）技术的视频投影仪和喷墨打印机没有MEMS器件可能无法正常工作。多模传感器技术也已成为移动设备不可分割的一个组成部分，同时是物联网的关键推动力。
数字数据和连接技术的快速发展正在彻底变革医疗保健。硅、MEMS和光学传感器技术正在使这一革命成为可能。
今天手机早已能提供大量的健康信息。加速度计可以跟踪活动和睡眠。当用户触摸手机时内置光传感器可以感测心脏速率。手机摄像头可以用于检查食品的卡路里含量，或基于人脸表情识别确定自己的情绪。手机的广谱应用已经发展到分析这些数据，并以可理解和可操作的方式把数据传输给用户。
综观长期的器件和系统（7-15年范围，2020年
以后），2013版ITRS报告了依据全新原理运行的新器件，可支持全新结构。例如自旋波器件（SWD）是一种类型的磁性逻辑器件，利用集体自旋振荡（自旋波）传输与处理信息。自旋波器件将输入电压信号转换为自旋波，用自旋波计算，再将输出自旋波转换成电压信号。
单核结构中以多个频率进行大量并行数据处理，以非常低的功耗利用每个频率作为不同的信息通道来处理数据。此外一些新器件激励了新架构的产生。例如，存储级内存（SCM）描述了一类器件，将固态存储器的好处，如高性能和较强鲁棒性与传统硬盘磁存储的低成本存档能力相结合。这样的器件需要一个非易失性存储器（NVM）技术，以每比特很低成本制造。
已经考虑用一个稍慢M级存储级内存直接替代DRAM，是自旋扭矩晶体管磁RAM（STT-M RAM）的具体例子。
１．２．３制造
在2013版ITRS的15年展望中，受到尺度按比例缩小驱动的集成电路制造业将达到几纳米特征尺寸。每一个技术代测量晶圆的物理特征尺寸变得越来越困难。通过关联工艺参数与设备参数这项工作已基本完成。通过控制设备稳定性和工艺重复性，已成功实现特征尺寸和其它工艺参数的精确控制。
2013版ITRS新增条目是大数据（BD）被纳入“工厂集成”一章。晶圆工厂继续受到数据驱动，对数据量、通信速度、质量、合并和可用性的要求需要被理解和量化。在大数据一节提供了与这些问题相关的挑战和解决方案。
放眼长远，2013版ITRS提出若干300mm晶圆的挑战，以及如何将这些挑战迁移到450mm。半导体工业必须集中于300mm和450mm共性技术的开发。450mm晶圆厂将通过适应300mm晶圆验证的改进技术而受益。
SOC和SIP集成继续在若干业务领域被广泛应用。增长的器件集成促使测试解决方案的一体化，以维持测试成本和产品质量的平衡。优化的测试方案需要使用并对嵌入块和核测试。为多芯片封装提供高质量芯片的已知合格芯片（KGD）技术也变得非常重要，是测试技术和成本权衡的基本部分。
１．３路线图总体进程和结构
１．３．１路线图进程
ITRS的进程和内容与半导体工业的发展需求相匹配。为了认识和评估微电子学和纳电子学领域中未来发明和技术挑战的可能需求，产业与研究机构的合作依然可贵。在过去几年中，ITRS团队密切合作以评估新兴技术。与人类和硬件有广泛联系以物联网（IOT）为代表的互联世界，和被称为大数据的信息处理的复杂世界正在到来。
这些例子只是发明和发现新前沿的一部分。由于这些新重点主题的出现，ITRS团队必须继续确定新发现对全球产业带来的影响。该产业必须定义新的驱动力以帮助它处于生产力和盈利能力的路径上，同时促进环境健康并鼓励新一代科学家和技术人员的创新精神。
１．３．２ＩＴＲＳ历史
ITRS相关机构最初由11个国际技术工作组（ITWG）组成。随着时间推移，半导体行业变得日益复杂，ITWG数目在2013年增加到17个。当我们展望2015版ITRS时，很清楚有必要重新调整ITWG 机构和增添新内容。其结果是2015版ITRS驱动力和ITWG将在2014年被重新定义。
１．３．３ＩＴＲＳ团队
国际路线图委员会（IRC）的责任是对ITRS进程总体协调。每一个参与地区（欧洲、日本、韩国、中国台湾和美国）都有2-4名成员入选，代表各自地区汇集信息。自1998年ITRS启动以来，五个地区一直在协同工作。国际路线图委员会对ITRS的所有决定负完全责任。此外，国际路线图委员会还有以下职责：
●对各国际技术工作组提供指导和协调；
●主持和召开ITRS研讨会；
●编辑出版ITRS路线图。
路线图中各项技术的有关章节都是由相应的国际技术工作组来编写。国际技术工作组分为两类，一类叫焦点工作组（Focus ITWG），一类叫横向工作组（Crosscut ITWG）。焦点工作组的活动通常按照集成电路生产流程的顺序来划分，包括设计、工艺、测试和封装；而横向工作组则涉及重要的支持活动，这些支持活动在产品生产流程的多个关键步骤上产生影响。
2013年国际半导体技术发展路线图有如下焦点工作组：系统驱动；设计；测试和测试设备；工艺集成、器件和结构；用于无线通信的射频和模拟/混合信号技术；新兴器件研究；前端工艺；光刻；互连；工厂集成；封装和装配；微机电系统（M EM S）。
横向工作组包括：新兴研究材料；环境、安全与保健；提高成品率；计量；建模和模拟。
国际技术工作组由来自工业界（包括芯片生产商，设备和材料供应商）、政府研究机构和大学的专家组成。路线图技术工作组成员的地理分布与他们在工业界擅长的领域密切相关。例如，“新兴器件研究”工作组是一个比较远期关注的领域，因此来自研究机构的参与者多于来自供应商的参与者。在工艺技术的“前端工艺”、“光刻”和“互连”等领域，来自供应商的参与者较多，反映了由于近期有很多需求必须要尽快解决，因此设备/材料供应商的参与程度就很高。
１．４近期（至２０２０年）和远期（２０２１年及以后）面临的巨大挑战
１．４．１逻辑器件的按比例缩小［工艺集成、器件和结构、新兴研究器件、前端工艺、建模与模拟，计量］
由于性能和功耗的要求，按比例缩小平面CM OS传统工艺将面临巨大挑战。
尽管高k金属栅材料（HKM G）已经开始得到使用，如何实现等效栅氧化层厚度（EOT）的减薄依然是一个严峻的挑战。如何在引入更高介电常数（高k）介质材料的同时，抑制由于带隙变窄引起的隧穿电流增大，也是需要面对的挑战。完整的栅层叠材料系统、最优的器件特征（功耗和性能）以及成本需要综合优化。
预期将会出现新的器件结构，例如多栅MOSFET（finFET）和超薄体全耗尽绝缘体上硅（FD -SOI）。对超薄MOSFET的厚度和离散性的控制非常棘手。可行的解决方案应该是在电路设计和系统结构方面同时改进。
高迁移率沟道材料如锗（Ge）和III-V族材料已被视为CMOS逻辑器件硅沟道的增强或替代。低界面陷阱密度（ITD）的高κ金属栅介质、低体陷阱和泄漏，以及无钉扎费米能级和低欧姆接触电阻是主要的挑战。
１．４．２存储器件的按比例缩小［工艺集成、器件和结构、新兴研究器件、前端工艺、建模和模拟及计量］
DRAM器件的挑战是：特征尺寸不断减小情况下足够的存储电容、高κ介质应用、低泄漏存取器件设计以及用于字线和位线的低方块电阻材料。增加比特密度和降低生产成本的巨大需求正推动着4F2类型存储单元的应用，这将要求高深宽比和非平面FET结构。
闪存已成为领先于DRAM和逻辑器件的前端工艺技术新型驱动力，推动关键尺寸按比例缩小、材料和工艺（光刻、刻蚀等）技术的发展。近期闪存密度的持续增长依赖于隧道氧化层和综合介质厚度的按比例缩小。为满足电荷复用性和持久力的要求，有必要引入高κ介质材料。
多层陶瓷超过256GB的3维NAND闪存的有成本效益的实现和可接受的可靠性仍然是一个困难挑战。新挑战也包括新存储器类型和新存储概念开始进入主流制造，如磁性随机存取存储器（MRAM）、相变存储器（PCM）、电阻随机存取存储器（ReRAM）和铁电随机存取存储器（FeRAM）。
１．４．３高性能低成本射频和模拟／混合信号解决方案［射频和模拟／混合信号技术，设计］
CMOS技术（高κ介质和应变硅工程）驱动的
无线电收发两用机集成电路和毫米波应用需要将器件失配和1/f噪声限制在可接受水平的技术。其他挑战包括廉价的高密度集成无源部件、MEMS与有源硅及片外无源网络工艺集成，低成本非硅（GaN）基器件的开发。
信号隔离，特别是芯片上数字电路与模拟电路之间的信号隔离，随着芯片复杂度和工作频率的日益增加和电源电压的日益降低，将变得越来越具有挑战性。尽管可以通过巧妙的设计方法来解决电源和地线耦合的噪声，降低衬底耦合的噪声，比如KΩ-cm高阻衬底，可能需要大规模的创新。
许多材料和结构的变化，如数字路线图的多栅和绝缘体上硅（SOI）降低或改变了射频和模拟器件行为。对射频、高频和模拟/混合信号性能优化的复杂权衡，随着电源电压的逐步下降，对现有设计库造成重大的电路设计挑战。
１．４．４３２ｎｍ、２２ｎｍ半节距［光刻、前端工艺、工艺集成、器件和结构］
光刻技术日益昂贵成为最大挑战。对22nm半节距光刻来说，水浸没193nm隔离光刻扫描仪或多图案生成将被应用以克服单图案生成方法的限制，但会产生极大掩模误差增强因子（M EEF）、晶圆线条边缘粗糙性（LER）、设计规则限制及较高成本。波长为13.5nm的远紫外光刻（EUVL）是工业界推进摩尔定律的官方希望。EUVL技术面临的挑战是：因缺乏高功率源、快速光刻胶，无缺陷高平整度掩模版造成的延迟。进一步的挑战包括使远紫外系统数值孔径增大，超过0.35，并在成像系统中增加反射镜数目的可能性。
多电子束无掩模光刻具有绕过掩模困境的潜力，可改变严格的设计规则，并提供制造灵活性。在验证高分辨率成像和关键尺寸（CD）控制方面已经取得进展。制造工具的定时、成本、缺陷、套刻精度和光刻胶是需要进一步开发的其他领域。
定向自组装（DSA）已取得进展，但缺陷率和位置精度必须迅速改进。其他的挑战是：栅极长度的CD控制，光刻和蚀刻中线条边缘粗糙度（LER）的抑制，新型栅极材料和非平面晶体管结构的计量，用于远紫外光刻的光刻胶的LER。
１．４．５新材料的引进［互连］
减小因蚀刻和CMP工艺造成的低κ电介质κ值损耗变得更为重要，因为低κ材料（包括多孔材料和空气隙）必须有足够强的机械强度，以便能够经受划片、封装和装配过程而免于损坏。对金属而言，需要将非常薄的共形低电阻率阻挡层金属和铜集成在一起，实现低电阻率和良好的可靠性。
１．４．６电源管理［设计、系统、工艺技术］
电源管理是现在大多数应用领域的首要问题。由于晶体管数量每一代增加2倍，而封装芯片有成本效益的热排除几乎不变。包含系统有源和泄漏电源的电路技术的实现向上扩展到系统的设计要求，CAD设计工具的改进；向下扩展到新型器件结构的泄漏和性能要求。
１．４．７近期（至２０２０年）——
—有成本效益的制造
1.4.7.1光刻
尽管13.5nm波长的远紫外光刻是半导体工业的官方希望，EUVL必须实现高的光源功率以在10nm或更短波长具有成本竞争力。多电子束无掩模光刻可能是最经济的选择，如果能保持单次曝光和工艺成本不变，并且面积和基于掩模版的曝光工具类似。浸没式193nm定向自组装的前景是有活力的，因为此工艺涉及较少的掩模版计数。
1.4.7.2前端工艺
我们要实现低寄生现象，采用下一代衬底（450 mm晶圆）继续栅节距和区域的按比例缩小，采用颠覆性技术以满足光刻挑战。
1.4.7.3工厂集成
有如下困难挑战：
●应对快速变化的复杂的业务需求
●管理日益增长的工厂复杂性
●利润下滑时实现财务增长目标
●满足工厂和设备的可靠性、能力、生产力和成本需求
●利用跨越300mm和450mm晶圆边界的工厂集成技术以实现规模经济
●解决450mm晶圆的独特挑战
1.4.7.4满足市场变化的成本需求[装配与封装]
装配与封装的挑战是3维集成电路芯片层叠（测试：接入，成本和已知合格芯片（KGD），3维装配与封装；单个晶圆/管芯的测试接入）。
1.4.7.5环境、安全与健康（ESH）
面临挑战是：化学品与材料管理及功效；工艺与设备管理；设施技术要求；产品管理工作；使用周期再利用/再循环/回收。
1.4.7.6计量
工厂级和公司性的计量集成：计量区域应该仔细选择，样品必须被统计优化用于以经营成本为基础的工艺控制。
１．４．８远期（２０２１－２０２８）——
—增强性能
1.4.8.1使用非传统CM OS沟道材料[工艺集成、器件与结构、前端工艺、新兴研究器件、新兴研究材料]
对高度按比例缩小的MOSFET，为了获得更充足的驱动电流，需要使用具有增强热速度和源端注入的准弹道运行模式。最终，可能会需要高传输速度的沟道材料，例如III-V族半导体，或硅上的锗薄沟道，甚至半导体纳米线、碳纳米管、石墨烯等其他材料。非传统CM OS器件需要以物理或功能性的方式集成到CM OS平台上。这种集成需要在硅衬底上外延生长异质的半导体材料，很有挑战性。在经历了高温和强腐蚀性的化学工艺后，还要求材料和器件的性能保持稳定。因此可靠性问题在工艺发展的早期就需要得到足够重视。
1.4.8.2新存储器结构的识别、选择和实现[工艺集成、器件和结构]
线密集、快速、运行电压低的非易失性存储器将是众望所归，最终的密度按比例缩小可能需要3维结构，例如单片集成中的垂直可层叠单元阵列，具有可接受的成品率和性能。DRAM的按比例缩小，特别是介质等效氧化层厚度（EOT）的按比例缩小预计会越来越困难。将漏电流和功耗降到极低也将非常困难。所有现存的非易失性存储器形式都面临着基于材料特性的极限。这一领域新的进展将取决于找到并开发出替代性的材料和/或开发出替代性的新兴技术。
1.4.8.3通过非常规方法实现从传统按比例缩小向等效按比例缩小和功能多样化发展[互连]
线条边缘粗糙度、沟槽深度和剖面、通孔边墙粗糙度、刻蚀偏置、由于清洗造成的减薄、CMP效应多孔低k空洞和边墙的交叉、阻挡层粗糙度和铜表面粗糙度等，都对铜线的电子散射有负面影响，并导致电阻率的增加。互连层的增加，加上新材料的使用、特征尺寸的减小、与图案相关的工艺、替代性存储器材料的使用、光学和RF互连等因素，使得困难不断增加。高深宽比结构的刻蚀、清洗和填充，特别是低K双金属镶嵌结构和纳米级的DRAM，都是严峻的挑战。用于制造新结构的材料和工艺的结合，带来了集成的复杂度。互连层的增加使得热机械效应出现恶化。新器件/有源器件可能会加入到互连线上。3维芯片层叠由于能够提供功能的多样性，因而巧妙地克服了传统的互连按比例缩小的缺陷。满足成本目标，并且工程上可制造的解决方案的实现是关键挑战。
1.4.8.4远紫外光刻[EUVL]
由于远紫外光刻（EUVL）依然是22纳米和16纳米半节距领先的候选者，将其扩展到更高的分辨率成为一个显著的长期挑战。
就目前所知，现在波长的0.5或更大数值孔径设计，将需要一个清楚的8镜或6镜中心遮蔽设计。8镜设计将减少反射率，因为增加反射镜在等效晶圆生产量时需要更大电源。
6镜设计扩展角较窄，因此需要一个更小的视场尺寸和更长的光线长度。增加的数值孔径将对8镜和6镜焦深设计构成重大挑战。此外，为了克服阴影和其他3维效应对掩模板、吸收材料和吸收层厚度的影响，必须优化多层堆叠。
另一种解决路径是将远紫外光刻波长减少到
6.x nm。近期这条路径将应对远紫外光刻技术当前面临的所有挑战，从源可用性到掩模板基础设施和光刻胶性能。远紫外光刻多重图案生成技术也将是一个选择，随之而来的是增加的工艺困难和经营成本。
１．４．９远期（２０２１－２０２８）——
—有成本效益的制造
满足灵活性、可扩展性和按比例缩小需要有成本效益的前沿工厂[工厂集成]
为保证生产有利润可赚，变化的市场需求下在可控制范围内运行晶圆厂，并利用诸如制造外包的任务共享机会的能力是必要的。增强客户对高可靠性产品，包括制造外包的质量保证的认知度仍然是一个挑战。满足大型300mm晶圆工厂需求[40K -50K/每个月晶圆生产数（WSPM）]的可扩展性推动了厂房、生产及支撑设备，以及跨越多个技术代的工厂信息和控制系统的重复使用。迫切期待工业标准化活动的成本和任务共享计划，以推进工业基础建设，比如数据标准化和可视化方法。
１．５特别主题
１．５．１扩展摩尔定律（ＭｏｒｅｔｈａｎＭｏｏｒｅ）
术语“扩展摩尔定律”是2005版ITRS引入的。它表明仅次于数字电路按比例缩小，智能系统的新型非数字功能异构集成已成为技术路线图的一个驱动因素。多样化与小型化结合的趋势使得路线图进程的本身日益复杂。因此，研发了一种扩展摩尔定律路线图进程的方法论，概述在标题为“扩展摩尔定律白皮书”中，发表于2010年，网址是http: //https://www.doczj.com/doc/7314583996.html,/papers.html。
扩展摩尔定律路线图进展的一个先决条件是识别特定功能的品质因数（FOM），特定功能如无线通信、发电和管理、传感和驱动。扩展摩尔定律相关技术的基本特征是这些技术强烈依赖于应用需求并被社会需要所决定。对于每个相关应用领域（如信息通信技术、汽车、照明、能源、医疗保健），驱动程序已被确定，用于分析产生系统的观点和相应的通用功能。
事实上扩展摩尔定律领域显然横跨芯片级和系统级，ITRS已经开始与国际电子生产商联盟（iNEMI）协同合作，以最有效的方式解决技术/设计/应用之间的相互作用。各种技术工作组参与了这方面的努力，最显著的是设计与系统驱动程序，RF与AMS，MEM S，组装和封装以及ERD/ERM。
就本质而言，扩展摩尔定律域是一个多学科范畴，汇集如电子和机械工程、材料科学、生物学和医学等不同领域的专业知识。这反映在目前的ITRS 版本，正在着手解决与这些新功能相关的日益增长的参数量。
１．５．２２０１３ＩＴＲＳ“等效按比例缩小”更新定时和工艺集成、器件与结构（ＰＩＤＳ）普渡大学建模
1.5.
2.1PIDS背景/ITRS普渡大学建模
在2012和2013年的更新工作中，为了得到开发未来ITRS指导表格所需的大量建模工作和资源，ITRS PIDS技术工作组得到国际路线图委员会的批准，开始与普渡大学建立合作关系。工作组的主要责任是与普渡大学相互沟通，以确保过去的ITRS M ASTAR模型方法与新的普渡大学计算机辅助设计技术（TCAD）远程动态建模工具输出的一致性。
ITRS建模技术工作组也同意参与PIDS和普渡团队的审查。普渡大学同意支持ITRS，并允许使用普渡网上公共建模审查资源，用于额外的公共讨论并输入到项目中。
直到今年，M ASTAR（参见PIDS一章）已经成为生成这些器件特征的主要工具。因为它是基于密集建模，并且由于沟道长度接近10nm以下范围，SOI和FinFET结构的体厚度大幅度减小，更先进的建模工具是必要的。这些小尺寸显示出许多量子现象，比如隧道效应、空间和能量的载波限制、弹道输运等。
此外，2维有限元法愈发显示其重要性，3维模拟对于纳米线结构将成为必不可少。另一个需重视的是新沟道材料比如III-V族半导体和锗。因此，需
**注：数据来自PI D S 工作组；2014I TR S 的V dd
、G Lph 和I /C V 的目标
改进正在进行中。
表ＯＲＴＣ１ＩＴＲＳ技术趋势目标
要先进的基于物理的TCAD 模拟工具。
PIDS 逻辑团队的经营理念是，除了输入文件和结果，仿真工具将向公众开放，所以读者不仅能够复制结果，也可以改变输入参数观察其效应和灵敏度。这一要求不包括商业工具。
考虑到这些要求，经过国际路线图委员会的批准和全力支持，PIDS 工作组很幸运地得到普渡大学仿真组的参与。普渡大学仿真组因其器件模拟工具套件而知名。其综合性成熟网站NanoHub （参见PIDS 一章）在公共领域拥有许多器件仿真工具，实际上已广泛流行并服务于全世界。在普渡大学的支持下，ITRS 受益于学生的额外人力资源和教师的指导，并将继续维护和改进这些工具。其目标是将这些工具存放于NanoHub 网站，包括输入输出文件，所有设想制定的文档，以及运行这些工具的指令，贡献给ITRS 并对公众开放。
显然，这个TCAD 仿真工具的附属物并不替代密集模型。密集建模工具可更容易和更快地运行。这是连接电路仿真器的唯一方式以探讨电路性能。团队的目的是把一个密集建模工具或实际密集模型，与新TCAD 仿真能力并行维护，以满足不同需要。
１．６总体路线图技术特征
延续摩尔定律功能密度的效益和管理电源与性能的权衡，仍然是路线图重大挑战和可能解决方案的关键驱动因素。因此，半节距下降连同管理栅极长度和等效按比例缩小的权衡亦是驱动力。
MPU/ASIC M1半节距继续被定义为与DRAM 相同的交错接触半节距。趋势目标已经从2011和2012版ITRS 路线图更新到2013年ITRSORTC 表格。2010
年至2013年期间M PU/ASIC M 1的发展趋势在40nm 处持平，在2013ORTC 表格1中预计以3年技术周期发展（每6年增加0.5倍）。预计半导体工业将继续以2年周期（每4年增加0.5倍）趋势发展到2017年。实际的工业趋势将在2014和2015年监测并在未来ITRS 中更新。
需要注意的是逻辑技术“节点命名”，现在融入2013年ORTC 表1作为典型的行业命名惯例的有用指南。然而，“节点命名”仅用于对准目的，并对变化进行监测，以及可公开文件中的实际技术数据对
准的最佳估计。
虽然DRAM M1半节距目标在第1列年度没有改变，2013/28nm，PIDS技术工作组同意更新DRAM M1半节距趋势为4年周期（每8年增加0.5倍），比以前的3年周期有所放缓脚步。M PU/ASICM1半节距发展落后于DRAM，更快的M PU/ASIC3年周期趋势在2026/9nm与DRAM相会合，并导致DRAM通过平衡的路线图。
闪存产品半节距在2012ITRS ORTC更新中保持不变，继续定义为非接触多晶硅半节距，并且从2009和2010年ITRS版本修订到2011年，通过继续2年趋势穿过2009/39nm节点，在转向调查预测4年周期（每8年增加0.5倍）发展到2018/12nm 之前，匹配PIDS闪存调查2010/24nm。在2018年时间点，闪存调查同意预测趋势保持平坦直到预期的闪存单元设计极限，也由于2维工艺趋于负担不起的价格水准。
闪存3维比特层模型在2013年更新以与最新推出的24层3维NAND器件保持一致，此NAND 器件在一个宽松的64nm工艺点加工。3D NAND层的范围也进行了更新，随同宽松工艺技术减少的预期方向前进。见PIDS技术工作组一章模型讨论更多细节。
为了反映产品技术周期需求的多样性和继续密切监测路线图未来趋势转移，国际路线图委员会已经同意继续出版年度技术要求的惯例，2013ITRS 更新工作从2013到2020被称为“近期年”，2021到2028年的年度需求被称为“远期年”。2013年ITRS的远期年与纳米级技术领域的特别挑战时间表相一致（从2019/13-14nm M1发展到2026/6.3-6nm M1）。
作为2013ITRS更新工作的一部分，国际路线图委员会同意地区成员检查ORTC技术趋势驱动力在近年来的其他选项，这是典型的可用行业数据和芯片集成器件制造（IDM）和代工/无工厂设计业的期望。具体而言，已经在ORTC表1中增加跟踪和目标参数：逻辑SRAM（6晶体管）单元面积（μm2）；逻辑（4晶体管）NAND栅极密度（栅极数目/mm2）——
—由设计技术工作组和ORTC模型建立的趋势。此工作与简化2013ITRS国际技术工作组的PIDS高性能低功耗驱动力表格建议相一致。
在2013路线图工作中，国际路线图委员会和横向工作组以及子团队遵从国际路线图委员会的推荐并提出适用于2013ITRS路线图开发工作的建议。这项工作需要了解当前行业需求的最新状况和计划。近期工业技术状态验证和校准活动解决ITRS 任务的主要优先序，为学术界、企业联盟和政府实验室预竞争研究创建重大挑战和可能解决方案。由此产生的共识项驱动因素汇聚在表ORTC1。如下是详细的总结。
１．７工作组总结
纵观2013年，所有工作组都回顾了各自以前的评估，并由其世界级团队调整章节报告和表格。大多数工作导致显著的修订。几个团队受到行业近期发展和新驱动力与技术前景的影响，继续探索/评估技术需求和可能的解决方案。在某些情况下，这些工作延续到2014年。我们总结了2013年的工作详见此链接https://www.doczj.com/doc/7314583996.html,/Links/2013ITRS/Home2013 .htm。
２系统驱动（ＳＹＳＴＥＭ
ＤＲＩＶＥＲＳＳＵＭＭＡＲＹ）
２．１设计能力差距
对近年来产品数据的一个重要观察是，实际产品的晶体管密度并未按摩尔定律预期的那样扩展。图SYSD1（a）表明，至少到2013年，每年的ITRS 路线图中，即使光刻提供了“可利用”的摩尔定律按比例缩小（即，按几何比例缩小），2007年以来“可实现”的晶体管密度扩展变慢到每个节点的1.6倍，而非传统的每个节点的2倍。来自图案间距的“可利用”密度扩展与实际产品的“可实现”密度扩展
图ＳＹＳＤ
１（ｂ）ＩＴＲＳ频率路线图与斯坦福ＣＰＵＤＢ知识库数据的交叠
图ＳＹＳＤ１（ａ）ＩＴＲＳ频率路线图进化
图ＳＹＳＤ２（ｂ）不同按比例缩小方法图解
图ＳＹＳＤ２（ａ）高性能微处理器的面积爆炸
之间的差距是对摩尔定律有效性的明确挑战。
作为可靠性限制、工艺和操作条件的变异性、收敛分析悲观性、晶圆代工模型、设计结构和光刻的结果，此设计能力差距的说明和重建对于摩尔定律价值尺度的未来恢复是至关重要的。
为了缩小设计能力差距，Mx 节距的几何比例缩小也放慢脚步。由于电阻率、镶嵌铜互连的可制造性、来自严格限制布局基本规则新技术的设计级的贫乏投资回报率，以及多图案生成技术中的广泛（悲观）寄生析出角落，致使产生了节距按比例缩小的令人怯步的挑战。调查数据、近来的微处理器和系统级芯片产品的物理分析，以及宣布的晶圆代工产品都表明在未来2个技术节点，将呈现缓慢的Mx 节距按比例缩小的3年周期。与2011ITRS 路线图预测的2年周期不同。
在图SYSD1（b ）中描绘的缓慢趋势并不仅限制于逻辑产品。例如，NAND 闪存产品的接触聚半节距将具有2维版（2013年18nm ，扩展到2022年的12nm ）和3维版（2013年64nm ，扩展到2022年的26nm ）———两者都允许产品生产能力每2年增长1
倍。3维版的轨迹与Mx 节距按比例缩小的缓慢趋势类似，放松了对图案生成技术的要求，可能意味着在半导体路线图中减少光刻危险程度（承认极紫外光刻的风险和成本，4次图案生成等）。
２．２设计等效按比例缩小（ＤＥＳ）
我们观察到Mx 节距按比例缓慢缩小为摩尔定律引入进一步差距。特别是如果晶体管数目继续以每节点1.6倍的速率增长，以提高产品价值，则节距按比例缩小的放缓导致芯片面积的爆炸，如图SYSD2（a ）紫线所示。密度放缓的近期补偿可由基于设计的等效按比例缩小（DES ）（图SYSD2（b ））来提供，并与等效按比例缩小相类似，可实现性能、密度和其他关键值指标的非几何性增强。DES 实例包括错误校正码以改进存储器可靠性和2次图案感知设计技术，从而减少设计防护频带、计时器选通、自适应电压和频率扩展以降低设计裕度。
图SYSD2（a ）的绿线显示出当晶体管数目继续以每节点1.6倍的速率增长时，放缓几何缩小区域中DES 的潜在影响。这可能是（乐观）预测，对于服务器和台式机处理器（MPU ），DES 在2013到
2019年可以恢复摩尔定律按比例缩小的一个完整节点
。
对于系统级芯片（SOC ）中的处理器，DES 在2013-2020年可以恢复到一个节点按比例缩小。换句话说，在未来6年间，DES 可能按比例减小逻辑电
图ＳＹＳＤ
３（ｂ）ＮＡＮＤ２单元（ＦｉｎＦＥＴ）新型标准布局图ＳＹＳＤ３（ａ）ＳＲＡＭ（ＦｉｎＦＥＴ）新型标准布局
路架空（overhead ）面积至现在的0.63倍，以便满足晶体管密度1.6倍的增长要求，并拯救摩尔定律近期时间框架。
２．３更新一个因子
直到路线图的结尾，一个2端输入FinFET NAND 门被假定分布在9×3栅格（图SYSD3（b ）），其中垂直尺度是接触局部金属单元（金属2）节距（PM2=2.0×F ），水平尺度是接触聚节距单元（Ppoly =3×F ）。一个FinFET 6晶体管SRAM 位单元假定分布在2×5栅格（图SYSD3（a ））上，其垂直尺度是接触聚节距单元（Ppoly =3×F ），水平尺度是接触金属1节距单元（PM 1=2×F ）。换句话说，平均门占用（9×2.0F ）×（3×3F ）=162F 2，平均SRAM 位单元占用（2×3F ）×（5×2F ）=60F 2。将产品库数据拟合后，选择155作为逻辑A 因子。155是从先前ITRS 版本的175值减少而来的。这是缘于Mx 密度增长以及中试线（M OL ）技术的引入。
２．４微处理器模型变化总结
微处理器系统驱动的主要变化是把微处理器-程序控制计算机从路线图中删除；它将被系统级芯片-计算机所取代。具有连接的设备比如上网本或平板电脑，都是由可移动的系统级芯片所组装，而非传统的微处理器。
因此，微处理器-程序控制计算机产品类不再是此部分的显著驱动力。如上所述基于设计能力差距的引入，微处理器模型相应被更新。变化细节在下述清单中述及。简而言之：微处理器面积在2013年路线图中保持不变，但架空比例不再是常数，以便补偿管芯容量按比例扩展速率与器件/互连几何尺寸的差异。由于在未来技术节点将有一个高性能M 1按比例缩小停止，基于设计等效按比例缩小（DES ）被集成到新的微处理器模型（路线图）以缓解这一按比例缩小危机。估计微处理器功率的基本方式与先前建模相类似，但具有不同的设计参数，是因设计能力差距和DES 所致。
●[新]节点：2013-2028年间M1半节距每3年按比例缩小0.5倍；
●芯片面积：不变（=260mm 2（M PU-HP ）和140mm 2（MPU-CP ）于2013年）；
●晶体管（Tx ）密度扩展：每节点1.6倍（节点=至2019年每2年增加1.6倍，自2019年以后每3年增加1.6倍）；
●[新]A-因子
o 逻辑（NAND2）：1.55o SRAM:60（体和FinFET ）●晶体管密度扩展
o #晶体管（逻辑+SRAM ）：1.6倍/每节点（=
7.14B （MPU-HP ）和2.54B （M PU-CP 于2013年）
o #逻辑晶体管：1.6倍/每节点（=3.68B
（M PU-HP ）和1.32B （M PU-CP ）于2013年）
o #核：1.26倍/每节点
（=8（MPU-HP ）和
4（MPU-CP ）于2013年）
o #每核逻辑晶体管：1.26倍/每节点（=
0.46B（M PU-HP）和0.33B（M PU-CP）于2013年）
o#SRAM晶体管：1.6倍/每节点（=3.46B （M PU-HP）和1.22B（M PU-CP）于2013年）
●[新]架空（Overheads）
o逻辑架空（O eq-lo g ic）：1.4于2013年，以每3年1.26倍速率缩小
o SRAM架空（O SRA M）：1.3从2013～2019年,从2020年起以每节点1.26倍速率缩小
o集成架空（O integ ratio n）：1.235（整个路线图中此值固定）
●[新]逻辑电路基于设计的等效按比例缩小
o逻辑电路6年基于设计的等效按比例缩小：2013年1.00，2013～2019年每年缩小0.93倍（在6年后恢复1个节点晶体管按比例缩小），2020年后缩小比例为0.63倍。
●电源
o频率：1.04倍/每年（与ITRS2011版相同）（=5.5GHz（MPU-HP）和2.0GHz（M PU-CP）于2013年）
o活动因子：0.95倍/每年（与ITRS2011版相同）（=0.10于2013年（M PU-HP和M PU-CP））o低Vt单元的比例（β）：0.1（与ITRS 2011版相同）
o非关键路径减免活动因子（α’）：0.33（与ITRS2011版相同）
２．５系统级芯片模型变化总结
系统级芯片（SOC）模拟的基本方法与以往ITRS版本相同。系统级芯片系统驱动类别的主要变化是在2013年路线图中删除SOC固定电子消费品（SOC-CS）驱动。这是因为游戏机控制器与移动设备的分界线日趋模糊。2013年，因为移动设备的强劲增长，我们在SOC部分仅保存了SOC便携式电子消费品（SOC-CP）。设计能力差距和DES被集成在新SOC-CP模型，正如在微处理器模型所做的。对SOC-CP的功耗估计采用基于场景的方法。因为关键功能模块（图形处理器（GPU）、射频和多媒体图像处理器）在不同应用场合有极端的转换活动差异。
●节点：至2017年M1半节距每2年缩小0.5倍；2017-2028年为每3年缩小0.5倍。
●管芯面积：常数（=140mm2于2013年）
●晶体管密度扩展：1.6倍/每节点（节点=2年至2019年，从2019年以后为3年）
●晶体管扩展
o#晶体管（逻辑电路+SRAM）：1.6倍/每节点（=2.4B于2013）
o#逻辑晶体管：1.6倍/每节点（=1.57B于2013）
o#核：1.26倍/每节点（=4于2013）
o#每核逻辑晶体管：1.26倍/每节点（= 0.39B于2013）
o#SRAM晶体管：1.6倍/每节点（=0.83B 于2013）
●[新]A因子
o逻辑电路（NAND2）：155
o SRAM：60（体和FinFET）
●[新]架空（Overheads）
o逻辑电路架空（O eq-lo g ic）：1.64于2013年，每3年扩展1.26倍
o SRAM架空（O SRA M）：2013～2019年为1.3倍，自2020年起以1.26倍/每节点扩展
o集成架空（O integ ratio n）：1.425（整个路线图中此值固定）
●[新]逻辑电路基于设计的等效按比例缩小
o6年的DES：2013年为1.00，2013-2019年间为0.93倍/每年（此6年后恢复到1个节点的晶体管按比例缩小），2020年后缩小比例为0.63倍。
●电源
o频率：1.04倍/每年（与ITRS2011版相同）（=2.0GHz于2013）
o活动因子:0.95倍/每年（与ITRS2011版相同）（=0.07于2013）
o低Vt单元比（β）：0.1（与ITRS2011版
相同）
o非关键路径减免活动因子（α’）：0.33（与ITRS2011版相同）
o[新]加权活动因子：0.32于2013年（整个路线图此值固定）
３工艺集成、器件与结构
３．１范围
工艺集成、器件与结构（PIDS）一章解决主要的IC器件和结构，总体IC工艺流集成，以及与新选项相关的可靠性权衡。PIDS强调物理和电子要求及特点，考虑了物理尺度和性能、泄漏等关键器件电子参数以及可靠性标准。
重点是名义目标，但对统计公差也作了简要讨论。解决了行业在这方面的关键技术挑战，讨论了对这些挑战的一些最知名的潜在解决方案。本章内容分为以下主要小节：逻辑电路，DRAM，非易失性存储器（NVM），和可靠性。
ITRS的主要目标包括识别关键技术需求和挑战，以维持每摩尔定律CM OS技术的历史性按比例发展，刺激所需的研究和开发以满足关键挑战。本章列出并讨论可能的解决方案的目标是，提供有关解决关键技术挑战的路径作为目前最好的指导。然而这里列出的潜在解决方案并不全面，也不一定是最理想的。由于这些限制，ITRS中潜在解决方案是为了刺激而不是限制研究探索新颖和不同的方法。
３．１．１逻辑电路
半导体器件生产的一个主要部分是专门开发数字逻辑电路。在本节中对通常用于移动设备的高性能逻辑电路和低功耗逻辑电路的详细技术要求和潜在解决方案进行了分别讨论。关键因素是速度、功率、密度要求和应用目标。一个关键主题是领先逻辑技术中MOSFET的继续按比例缩小，以维持改进器件性能的历史发展趋势。
按比例缩小趋势正在推动半导体工业朝着大量的重大技术创新进展，包括材料和工艺改变，如较高k栅极介质和应变增强，并在不久将来，新结构如周围栅极（纳米线）和可替换的高迁移率沟道材料亦将涌现。这些创新将以迅猛的速度推出。因此，理解、建模并将创新及时实施于制造业是半导体工业的一个重要问题。
３．１．２动态随机存取存储器（ＤＲＡＭ）
CMOS逻辑电路与存储器共同构成半导体器件生产的主要产品。本章中讨论的存储器类型是DRAM和非易失性存储器（NVM）。强调的是产品，独立的芯片，这些芯片将推动存储器技术。然而，嵌入式存储器芯片预期遵循与商用存储器芯片相同的发展趋势，通常有一些时间延迟。已经考虑了DRAM和NVM详细的技术要求和潜在解决方案。对于DRAM来说，主要目标是继续缩小1T-1C单元的尺寸至实际限度的4F2。问题是利用垂直晶体管结构、高κ介质以提高电容密度同时保持低泄漏。
３．１．３非易失性存储器（ＮＶＭ）
本章讨论的非易失性存储器仅限于能够被写和读多次的存储器件；因此只读存储器（ROM）和一次可编程（OTP）存储器不在本章讨论，尽管此类存储器对于单独和嵌入式应用都是极为重要的。目前主流的NVM是闪存。与非（NAND）和或非（NOR）闪速存储器可适于完全不同的应用——
—NAND闪存用于数据存储，NOR闪存用于代码存储。NOR和NAND闪存的按比例缩小存在严重问题，在本章以一定篇幅论述。本章对NVM的其他非电荷存储类型也进行了探讨，包括铁电随机存取存储器（FeRAM），磁性随机存取存储器（M RAM），和相变随机存取存储器（PCRAM），都已在量产阶段。
这些新型存储器有希望继续按比例缩小并超越闪存。然而，由于NAND闪存和NOR闪存仍然主导应用领域，新型存储器已经用于特定用途，但尚未实现当初的诺言，成为占据主流的高密度非易失性存储器。从2013年开始，电阻式存储器（ReRAM）被加入到PIDS一章作为一个潜在的解决方案。
３．１．４可靠性
可靠性是工艺集成的一个重要方面。新型技术
代需要引入新的材料和工艺，其速
表ＰＩＤＳ１工艺集成的困难和挑战
度超过目前聚集和生成所需数据库
的能力，以确保产品的可靠性。因
此，经常进行工艺集成而没有受益
于扩展学习，将难以维持目前的可
靠性水平。
可靠性的不确定性会导致性
能、成本、上市时间受到惩罚。不充
足的可靠性裕度可导致修复极为昂
贵的现场故障并损失信誉。这些问
题对测试和可靠性建模提出严重挑
战。本章讨论了许多可靠性问题，目
标是确定重大研究和开发所需要的
挑战。
３．２困难挑战
半导体产业的目标是能够继续
按比例发展整体性能技术。元器件
和最终芯片的性能可以许多不同的
方式来测量；高速度、高密度、低功
耗、更多的功能等。传统上尺度按比
例缩小已经足以实现上述性能特
点，但以后不再如此。处理模块、工
具、材料性能等为继续按比例缩小
提出了严峻挑战。我们已经确定了
这些挑战并总结在表PIDS1。这些
挑战主要分为近期（2013-2020
年）和远期（2021-2028年）。
３．２．１近期２０１３－２０２０年
—
（1）Si CM OS按比例缩小——
全耗尽绝缘体上硅（SOI）和多
栅的实现将有挑战性。由于这些器
件典型的具有轻掺杂沟道，阈值电
压将不受到沟道掺杂的控制。在平
面M OSFET中与高沟道掺杂和随机
掺杂剂变化相关的问题将得到缓
和，但是会面临许多新挑战。其中最
重要的是控制这些超薄体的厚度和变异性，并建立一个有成本效益的方法可靠地设置阈值电压。此外对于多栅极结构，沟道表面粗糙度会产生载流子输运和可靠性问题。这些问题在纳米线结构更严重。
将源/漏串联电阻控制在容许极限内将是重要问题。由于电流密度增大，对同时具有较低电阻和更小尺寸的需求是一个巨大挑战。在SOI薄体和多栅结构，以及在极端情况的纳米线结构中，这个问题变得更为严重。据估计在目前的技术中，串联电阻使理想状态的饱和电流降低三分之一。这个比率随着按比例缩小可能会变得难以维持或恶化。
金属栅/高k栅极层叠在最新技术代得到实施，以允许等效栅氧化层厚度按比例缩小，在保持栅极漏电流容忍限度内同时与整体晶体管按比例缩小相一致。采用高k材料（k＞30）的等效栅氧化层厚度进一步缩小变得日益困难和收益递减。
减少或消除SiO2界面层已经显示会引起界面态以及迁移率和可靠性的退化。另一个挑战是在多栅结构的垂直表面生长栅极电介质。位于整个栅极电容上的一个基本负荷是与栅极介电层电容串联的非扩展量子电容。
利用金属栅/高k栅堆叠调谐和控制阈值电压已证明具有挑战性，特别是当Vdd继续下降时的低阈值电压。对于平面体器件，主要因为在n-MOS-FET导带边沿和p-MOSFET价带边沿，有成本效益和可靠地设定栅极堆叠有效功函数很困难。
在完全耗尽沟道如多栅和SOI中，这个问题将更关键，那里有效功函数需要位于禁带（虽然在p-M OSFET和n-MOSFET有不同数值），功函数在设定阈值电压时尤其重要，因为缺乏作为一个变量的沟道掺杂。此外，因为有时需要多个阈值电压，能够成本有效地在禁带内调整功函数的能力将是非常有用的。
增强的沟道载流子低场迁移率和内部施加应变的高场速度是满足MOSFET性能要求的一个主要因素。在诱导适当的应变时，一些目前的工艺技术是难以有效地按比例缩小。同时，把从平面结构派生的已知技术运用到非平面结构将面临更多的困难和复杂性。此外，输运增强预计将使某些点的应变饱和。（更详细的见逻辑电路潜在解决方案一节。）（2）高迁移率CMOS沟道材料的实现——
—基本挑战与上文描述的Si CMOS按比例缩小相似。如下是这些新沟道材料面临的额外挑战。生长MOSFET III-V族材料高质量氧化物一直是产业界的奋斗目标。在此领域的工作已经持续了几十年，成功才刚刚开始出现。尽管如此，在高k介质、界面质量、成品率、变异性和可靠性领域仍然有很多工作要做。
大多数III-V族材料缺乏p型载流子的良好迁移率。为了提供一个CMOS解决方案，锗（Ge）预计是一个不错的选择，即使它增加了整个工艺的复杂性（见下文）。对于这两种类型的沟道，单一沟道材料将是可取的，正在研究InGaAs以外的材料。对于n型和p型载流子而言，GeCM OS具有比硅更高的本征迁移率，由于源-漏掺杂和接触问题，N沟道的实现具有挑战性。
为了充分利用成熟的硅平台，预计将在硅衬底上外延生长新的高迁移率材料。晶格失配对材料质量和成品率呈现一个根本性挑战，成本是另一个实际挑战。
在Si衬底上生长高迁移率材料的需求原因，不仅是既定的工艺步骤，而且期望硅元件可融入相同芯片。这些硅基元件的例子有嵌入式DRAM和非易失性存储器，有源模拟器件包括电源装置、模拟无源元件、不需要很高性能但有更好成品率的大型电路CMOS模块。将这些不同材料采用不同工艺要求集成起来将是一个巨大的挑战。例如把硅CM OS与III-V族/GeCMOS集成为一体，有可能需要3种高k介质。还需要不同种类金属栅以提供不同的功函数来获得必要的阈值电压。所有的工艺在热预算方面都是彼此兼容的。
（3）DRAM和SRAM按比例缩小——
—
对DRAM来说，一个关键问题是高κ介质材料的采用以在单元尺寸缩小时仍可得到每个单元充
足的存储电容。同样重要的是控制整体泄漏电流，包括电介质泄漏、存储结泄漏、存取晶体管源/漏阈限下泄漏，以保持充足的保留时间。低泄漏电流的要求会导致获得所需存取晶体管的性能问题。在字线和位线上采用低表面电阻材料以确保DRAM以可接受的速度按比例缩小，并确保字线上足够的电压摆幅以保持裕度是至关重要的。增加位密度和降低生产成本的需要正在驱动向4F2型单元发展，这将需要高深宽比和非平面场效应晶体管结构。无电容存储单元的革命性解决方案将是非常有益的。
对SRAM的按比例缩小，困难包括存在随机V T 波动增加时维持可接受噪声容限和随机电报噪声，控制不稳定性，特别是热电子不稳定性和负偏压温度不稳定性（NBTI）。保持漏电流在可容忍范围内的目标，以及光刻和蚀刻工艺按比例缩小都面临挑战。解决SRAM面临的挑战对系统性能是关键，因为SRAM通常用于快速片上存储器。
（4）高密度非易失性存储器按比例缩小——
—对于浮栅器件，有一个隧道氧化层和极间介质（IPD）非可缩小的基本问题，以及高（>0.6）栅极耦合比（GCR）必须维持以控制沟道并防止擦除过程中的栅极电子注入。对于NAND闪存，由于页面操作和错误校正码（ECC），这些需求可以略微放松。但是IPD<10nm仍未实现。这种几何限制将严重挑战远低于20nm半节距的按比例缩小。此外，边缘场效应和浮栅干扰、噪声容限以及Vt少电子统计涨落都形成深层次的挑战。由于NAND半节距已经领先于DRAM和逻辑电路，光刻、蚀刻和其他工艺进展也首先被NAND技术检测。
电荷捕获器件帮助减轻浮栅干扰和栅极耦合比问题，平面结构缓解了光刻和刻蚀挑战。最近已成功开发平面浮栅闪存的高k极间介质和金属栅极，并推出半节距为16nm的产品。按比例缩小至小于16nm仍然是一个艰巨挑战，然而由于边缘场效应和少电子V t的噪声容限仍没有被证明，更重要的是，相邻字线之间的电击穿可能最终限制字线使其半节距>10nm。
两种存储器件的忍耐可靠性和写/读速度对于多层单元（MLC）高密度应用仍然是困难挑战。正在开发3维NAND闪存以建造超过256GB高密度NVM。采用多层单元新技术和可接受的可靠性性能的成本有效实施仍然是一个艰巨挑战。与早期（2011）的预测相反，2013年从大单元节距和高层数开始介绍实际产品。从一个多层数量开始在未来节点迅速推动层数向大于100发展，因为每个新节点需要双层。这将给实现上述结构的工艺技术带来额外的困难与挑战。
（5）材料、工艺和结构变化及新应用的可靠性——
—
为了成功地按比例缩小集成电路以满足性能、漏电流和其他要求，预计需要大量的重要工艺和材料创新，如高κ栅介质、金属栅电极、高架源极/漏极，先进退火和掺杂技术，低κ材料等等。同时预计将需要实现新的MOSFET结构，从超薄体SOI MOSFET发展到超薄体多栅MOSFET。可对靠性问题理解和建模以使这些可靠性及时得到保障，预计特别困难。
第一个近期可靠性问题涉及与MOS晶体管相关的失效机理。故障可能源自栅极电介质击穿或阈值电压变化超出允许界限。第一次击穿的时间随着按比例缩小而减少。此第一次事件通常是“软”击穿。然而依据电路，需要超出一次以上的软击穿才会产生一个集成电路故障，或者电路会运行更长时间直到最初“软”击穿点进化为“硬”故障。
阈值电压相关故障主要与观察到的反型态p沟道晶体管的负偏压温度不稳定性（NBTI）相关。当阈值电压按比例缩小时NBTI重要性增长。提高最终产品可靠性的老化选项可能会受到影响，因为它会加快NBTI的改变。介绍了高κ栅介质会影响绝缘子的失效模式（例如，故障和不稳定性）和晶体管的失效模式，如热载流子效应，正和负偏压温度不稳定性。用金属栅替换多晶硅也会影响绝缘子可靠性并会产生新的热力学问题。高κ和金属栅的同时引入使得确定和模拟可靠性机制愈发困难。从这一变
化角度看，即使经过几十年的研究，仍然有二氧化硅可靠性问题亟待解决。
如上所述，向铜和低κ介质的转移已经引起电迁移、应力空洞、恶劣的机械强度、界面粘附、热导率和低κ电介质的多孔性。从铝到铜的变迁已经改变电迁移（从晶粒边界到表面扩散）和应力空洞（从细线到贯穿孔再到宽线）。铜/低κ系统的可靠性对界面很敏感。低κ介质较差的力学性能也影响晶圆针测和封装。低κ电介质较差的导热系数会导致更高的芯片温度和较高的局部温度梯度，因而影响其可靠性。低κ介质的多孔性可捕获和传输工艺化学品和水分，导致腐蚀和其他失效机理。
采用先进封装获得更高性能、更高功率集成电路面临额外的可靠性挑战。增加功率，增加引脚数量，并增加环保法规（如无铅）都影响封装的可靠性。封装与管芯之间的相互作用会增加，特别是引进低k金属间电介质以后。多芯片封装和/或异质集成使可靠性更具挑战性。当电流增加和球/凸点尺寸减小时，电迁移引起的失效风险增加。降低成本迫使公司用铜替换金键合线，这将产生附加要求以使铜与金同样可靠。
集成电路已经用于各种不同的场合。一些特定应用中其可靠性颇具挑战性。首先是环境使得集成电路承受比典型的消费或办公场合更大的应力。例如汽车、军事和航天应用中集成电路需经受极端温度和振动冲击。此外，航空和空间应用也面临一个更严峻的辐射环境。此外，像基站应用需要集成电路连续几十年工作在高温下，导致有限用途的加速试验。其次有很重要的应用（例如，植入式电子设备，安全系统），集成电路失效后果比主流应用大得多。
事实上可靠性工程的核心是每个失效机理都有寿命周期分布。随着低故障率要求的增长，我们对故障时间分布的早期范围更感兴趣。当按比例缩小时工艺变异性在增长（例如，掺杂原子的分布，化学机械平坦化（CMP）变化，和线边缘粗糙度）。同时随着按比例缩小，临界缺陷尺寸亦同步减小。这些趋势会转化成失效分布的一个增加的时间扩展，因此减少了首次故障次数。我们需要开发可靠性工程软件工具（例如，筛选、资格和可靠性感知设计）来处理器件物理特性变异性的增加，并实施严格的统计数据分析以量化可靠性预测的不确定性。使用韦布尔（Weibull）和对数正态统计来分析击穿和电迁移可靠性数据已是公认的。然而，收缩的可靠性边界需要更仔细地关注统计置信区间以量化风险。这是复杂的事实，新的失效物理可能会导致显著和重要的与传统统计分布的偏差，至使误差分析非直观化。其他可靠性数据的统计分析，如BTI和热载流子退化目前实践中尚未规范化，但可用于电路故障率的精确建模。
３．２．２远期２０２１－２０２８年
（1）先进多栅结构的实现——
—
对于直到路线图终点的长期预测，当晶体管栅极长度缩小到10nm以下，具有轻掺杂沟道的超薄体多栅M OSFET将被用于有效缩小器件并控制短沟道效应。上文提到的所有其它材料和工艺需求，如高k栅电介质、金属栅电极、应变硅沟道，抬高源极/漏极等，预计将被纳入路线图中。预计SOI和金属栅的体厚度将小于2nm，量子局限和表面散射效应对此薄型器件的影响尚未完全理解。
超薄体也增加了额外的约束以满足源/漏寄生电阻的要求。最后，对这些先进的按比例缩小MOSFET的高电流驱动，具有增强热载流子速度的准弹道操作和在源端的注入似乎是必要的。但这些非平面器件的应变增强更加困难。
（2）新存储器结构的鉴定与实现——
—
预计按比例缩小DRAM的难度越来越大，尤其是持续要求缩小存储电容器尺寸。较薄介质等效栅氧化层厚度利用超高κ材料达到非常低的漏电流和功耗很有必要。去除电容器的DRAM替代方案将会带来很大益处。目前的6晶体管SRAM结构是面积消耗，面临挑战是寻求一个值得的革命性替代解决方案。
密集、快速、低功耗非易失性存储器将是众望所
归的产品。最终密度扩展将需要3维结构，比如单片集成垂直堆叠单元阵列，具有可接受的成品率和性能。3维NAND闪存将需要大于100层的堆叠器件和加工技术以实现这样的结构，有成本效益的实施具有挑战性。非电荷存储型NVM的有成本效益的实现是一个艰难的挑战，其成功取决于找到一种有效的隔离（选择）装置。非电荷存储NVM还需要堆叠3维结构以实现TB级密度。如果没有内置隔离装置作闪存，这些2端器件的堆叠是既昂贵又困难。需要更多创新以继续提高存储密度到1TB和更高。参见新型研究器件一章可获取更多细节。
（3）新型器件、结构与材料的可靠性——
—长期可靠性的困难挑战关注器件、结构、材料和应用中的新颖、颠覆性的改变。例如，在某些场合需要实施非铜互连（例如，光学或基于碳纳米管的互连），或隧道场效应晶体管来代替传统的MOSFET。此刻这样颠覆性的解决方案很少有可靠性知识（至少就其在集成电路中的应用而言）。这将需要显著的努力来探寻、模拟（寿命分布的统计模型和寿命如何依赖于应力、几何形状和材料的物理模型），并应用获得的知识（新的内置可靠性，可靠性设计，筛选和测试）。有可能缺乏足够的时间和金钱来开发这些新的可靠性能力。颠覆性材料或设备因此导致可靠性功能破坏，将需要大量资源来开发这些可靠性能力。
（4）电源按比例缩小——
—
众所周知V dd的缩小比其他参数更难，主要受到亚阈值斜率60mV/每10年的基本限制。这种趋势将继续下去，当V dd接近0.6V时情形变得更加严重。随着电流密度的不断增加，这一事实引起的动态功率密度（正比于V dd2）随按比例缩小而攀升（尽管每个晶体管的功耗在下降），很快达到不可接受的水平。通过允许更积极的V dd缩小，备用的高迁移率沟道材料可以缓解此困境。另一方面，电源电压低于0.6V时，需要考虑阈值电压的过程变异性引起的电路裕度问题。低功耗技术是专门设计来降低静态功耗。
对于高性能逻辑电路，在增加芯片复杂性和按比例减少晶体管开启电流的趋势下，在满足性能扩展积极目标的同时，对芯片静态功耗的控制预计变得特别困难。性能和电源管理中的电路设计及结构创新（例如，利用并行性方法提高电路/系统性能，闲置晶体管的电源中断等），以及利用单芯片上多类型晶体管（高性能与高泄漏和低性能与低泄漏），是设计所需性能和功耗的芯片所必需的。速度与低关断电流或低待机功耗的权衡是低功耗技术的目标。
（5）功能多样化集成——
—
芯片的性能或技术不仅可以用速度、密度、功率、噪声、可靠性等来测量，而且可用功能考量。同一芯片上包括越来越多功能是半导体行业的一个发展趋势。例如：传感器、MEMS、光伏、能量采集、RF 和毫米波器件等。自然集成各种不同材料是一个巨大挑战。同样如前所述，在硅基CM OS逻辑电路和存储器上集成高迁移率沟道CMOS面临许多挑战。
为了提高芯片密度，半导体行业的趋势是3维集成。在工艺集成、器件与结构（PIDS）范围内的影响因素包括应力、较高操作温度、寄生电容、干扰、隔离要求、工艺要求和相互兼容性，以及器件可靠性。
３．３可靠性
可靠性是几乎所有集成电路用户的一个重要要求。实现可靠性要求水准的挑战在增大，原因是：（1）按比例缩小；
（2）引进新材料和新设备；
（3）更高的任务要求（更高温度，极端寿命，高电流）；
（4）增加了时间和金钱限制。
３．３．１顶层可靠性挑战
表PIDS8显示顶层近期可靠性挑战，此表详述了PIDS总体面临的困难与挑战，正如本章开始描述的，“对多种和快速材料、工艺和结构改变的可靠性的及时保证。”
第一个近期可靠性问题关注与MOS晶体管相
关的失效机理。故障可能是由栅极电介质击穿或阈值电压改变超出允许界限造成的。首次击穿事件的时间随按比例缩小而减少。首次事件通常是一次“软”击穿。然而，根据各种电路可能需要一个以上的软击穿来产生一次集成电路故障，或者电路可能运行较长时间直到最初的“软”击穿点进展成一个“硬”故障。阈值电压相关故障主要是与负偏压温度不稳定性（NBTI）有关，在反转状态P沟道晶体管上可以观察到此不稳定性。当阈值电压按比例减小，硅氧氮化物已取代二氧化硅作为栅极绝缘体时，NBTI的重要性日益增长。当加速NBTI转移时，增强违规产品可靠性的老化选项会受到影响。高κ栅极电介质的引入会对绝缘子失效模式（例如，击穿和不稳定性）和晶体管失效模式比如，热载流子效应、正和负偏压温度不稳定性产生影响。用金属栅极替代多晶硅也会影响绝缘子的可靠性，并会引起新的热力学问题。同时引进高κ和金属栅极使得确定可靠性机制更为困难。从此变化的角度看，即使经过数十年的研究，仍需要解决二氧化硅可靠性问题。
如上面所提到的，由于低κ介质较差的热导性，铜和低κ材料的采用已经影响了前端可靠性，从而导致更高的芯片温度和较高的局部温度梯度。
集成电路已有各种不同的应用。某些特殊应用中可靠性具有挑战性。首先是所处的环境使得集成电路承受比在典型消费领域或办公场所更大的应力。例如，汽车、军事和航空航天应用使得集成电路承受极端温度和振动冲击。此外，航空和空间应用也使IC暴露在更严酷的辐射环境。此外，像基站应用需要集成电路连续几十年处在高温工作状态，这导致有限应用的加速试验。第二，重要的应用（例如，植入式电子设备，安全系统）场合，集成电路失效的影响比主流应用集成电路大得多。通常按比例缩小的集成电路更少“鲁棒”性，这使得它很难满足特殊应用的可靠性要求。
事实上，可靠性工程的核心是每个失效机理都有寿命周期分布。随着低故障率要求的增长，我们对早期故障时间分布范围更感兴趣。当按比例缩小时工艺变异性在增长（例如，掺杂原子的分布、化学机械平坦化（CMP）变化和线边缘粗糙度），同时随着按比例缩小临界缺陷尺寸亦同步减小。这些趋势会转化成失效分布的一个增加的时间扩展，因此减少了首次故障的时间。我们需要开发可靠性工程软件工具（例如，筛选、资格、可靠性感知设计）来处理器件物理特性变异性的增长，并实施严格的统计数据分析以量化可靠性预测的不确定性。使用韦布尔和对数正态统计来分析击穿和电迁移可靠性数据已是公认的。然而，收缩的可靠性边缘需要更仔细的关注统计置信区间以量化风险。事实是复杂的，新的失效物理可能会导致与传统统计分布显著和重要的偏差，至使误差分析非直观化。其他可靠性数据的统计分析，如BTI和热载流子退化目前实践中尚未规范化，但可用于电路失效率的精确建模。
单一的长期可靠性的困难挑战关注器件、结构、材料和应用中的新颖、颠覆性的改变。例如，在某些场合需要实施非铜互连（例如，光学或基于碳纳米管的互连），或隧道场效应晶体管来代替传统的MOSFET。在此刻这样颠覆性的解决方案很少有可靠性知识（至少就其在集成电路中的应用而言）。这将需要刻苦努力来探寻、模拟（寿命分布的统计模型和寿命如何依赖于应力、几何形状和材料的物理模型），并应用获得的知识（新的内置可靠性，可靠性设计，筛选和测试）。很可能缺乏足够时间和资金来开发这些新的可靠性功能。颠覆性的材料或设备因此导致可靠性功能破坏，需要大量的资源来开发这些可靠性能力。（译者注：此段原文与3.2.2（3）节1段原文重复。）
３．４横向技术工作组面临的问题
３．４．１前端工艺
前端工艺与PIDS一章有密切联系。共同关注的重点领域包括全耗尽SOI和多栅极结构的预测引入年代。由工艺模块能力确定的许多参数对器件特性有显著影响。例如，对于体器件，我们面临需要很
半导体光刻技术及设备的发展趋势 姚达1,刘欣2,岳世忠3 (11中国电子科技集团公司第四十七研究所,沈阳110032;21中国人民解放军91550部队,辽宁大连116000;31北京大学软件与微电子学研究院,北京100871) 摘要:随着芯片集成度的不断提高、器件尺寸的不断缩小,光刻技术和光刻设备发生着显著变化。通过对目前国内外光刻设备生产厂商对下一代光刻技术的开发及目前已经应用到先进生产线上的光刻技术及设备进行了对比研究,对光刻技术和光刻设备的发展趋势进行了介绍,并对我国今后半导体光刻技术及设备的发展提出了合理化建议。 关键词:光刻;光刻机;分辨率;掩模;焦深;曝光 中图分类号:T N30517 文献标识码:A 文章编号:10032353X(2008)0320193204 Trends of Lithography Technology&Equipments for Semiconductor F abrication Y ao Da1,Liu X in2,Y ue Shizhong3 (11The47th Research Institute,CETC,Shenyang110032,China;21Unit91550,P LA,Dalian116000,China; 31School o f So ftware and Microelectronics,Peking Univer sity,Beijing100871,China) Abstract:Lithography technology and equipments are in a significant im provement with high chip integration and the device size scaling down.The development trends of lithography and equipments for semiconductor fabrication are discussed through the current requirements for next generation lithography technology of lithography equipment manu factμrers domestic and abroad,and by com paring the lithography technology and equipments applied to advanced production line,and reas onable proposal development trend is given. K ey w ords:lithography;mask aligner;res olution;mask;depth of focus(DOF);exposure EEACC:2550G 0 引言 光刻技术从诞生以来,在半导体加工制造行业中,作为图形转移技术而广为应用。随着芯片集成度的不断提高、器件尺寸的不断缩小以及器件功能的不断提高,作为半导体加工技术中最为关键的光刻技术和光刻工艺设备,必将发生显著的变化。光刻工艺中通常所使用的光源是由水银蒸汽发射的紫外光,波长为366、405、436nm[1]。目前为了提高曝光分辨率,降低所使用的曝光光源也是光刻技术和设备发展的一个趋势。光刻机的主要构成包括曝光光源、光学系统、电系统、机械系统和控制系统组成。其中光学系统是光刻机的核心。光刻机的曝光方式一般根据掩模版和晶圆的距离大致分为三种方式:接触式、接近式和投影式[2]。 1 推动光刻技术和设备发展的动力经济利益是Si片直径由200mm向300mm转移的主要因素。300mm的Si片出片率是200mm的215倍。300mm工厂的投资为15～30亿美元,其中约75%的资金用于设备投资,因此用户要求设备能向下延伸3～4代。300mm片径是从180nm技术节点 趋势与展望 Outlook and Future
光刻技术及其应用的状况和未来发展 光刻技术及其应用的状况和未来发展1 引言 光刻技术作为半导体及其相关产业发展和进步的关键技术之一，一方面在过去的几十年中发挥了重大作用；另一方面，随着光刻技术在应用中技术问题的增多、用户对应用本身需求的提高和光刻技术进步滞后于其他技术的进步凸显等等，寻找解决技术障碍的新方案、寻找COO更加低的技术和找到下一俩代可行的技术路径，去支持产业的进步也显得非常紧迫，备受人们的关注。就像ITRS对未来技术路径的修订一样，上世纪基本上3～5年修正一次，而进入本世纪后，基本上每年都有修正和新的版本出现，这充分说明了光刻技术的重要性和对产业进步的影响。如图1所示，是基于2005年ITRS对未来几种可能光刻技术方案的预测。也正是基于这一点，新一轮技术和市场的竞争正在如火如荼的展开，大量的研发和开发资金投入到了这场竞赛中。因此，正确把握光刻技术发展的主流十分重要，不仅可以节省时间和金钱，同时可以缩短和用户使用之间的周期、缩短开发投入的回报时间，因为光刻技术开发的投入比较庞大。 2 光刻技术的纷争及其应用状况 众说周知，电子产业发展的主流和不可阻挡的趋势是"轻、薄、短、小"，这给光刻技术提出的技术方向是不断提高其分辨率，即提高可以完成转印图形或者加工图形的最小间距或者宽度，以满足产业发展的需求；另一方面，光刻工艺在整个工艺过程中的多次性使得光刻技术的稳定性、可靠性和工艺成品率对产品的质量、良率和成本有着重要的影响，这也要求光刻技术在满足技术需求的前提下，具有较低的COO和COC。因此，光刻技术的纷争主要是厂家可以提供给用户什么样分辨率和产能的设备及其相关的技术。 以Photons为光源的光刻技术 2.1 以Photons为光源的光刻技术 在光刻技术的研究和开发中，以光子为基础的光刻技术种类很多，但产业化前景较好的主要是紫外(UV)光刻技术、深紫外(DUV)光刻技术、极紫外(EUV)光刻技术和X射线(X-ray)光刻技术。不但取得了很大成就，而且是目前产业中使用最多的技术，特别是前两种技术，在半导体工业的进步中，起到了重要作用。 紫外光刻技术是以高压和超高压汞(Hg)或者汞-氙(Hg-Xe)弧灯在近紫外(350～450nm)的3条光强很强的光谱(g、h、i线)线，特别是波长为365nm的i线为光源，配合使用像离轴照明技术(OAI)、移相掩模技术(PSM)、光学接近矫正技术(OPC)等等，可为0.35～0.25μm的大生产提供成熟的技术支持和设备保障，在目前任何一家FAB中，此类设备和技术会占整个光刻技术至少50％的份额；同时，还覆盖了低端和特殊领域对光刻技术的要求。光学系统的结构方面，有全反射式(Catoptrics)投影光学系统、折反射式(Catadioptrics)系统和折射式(Dioptrics)系统等，如图2所示。主要供应商是众所周知的ASML、NIKON、CANON、ULTRATECH 和SUSS MICROTECH等等。系统的类型方面，ASML以提供前工程的l:4步进扫描系统为主，分辨率覆盖0.5～0.25μm：NIKON以提供前工程的1：5步进重复系统和LCD的1：1步进重复系统为主，分辨率覆盖0.8～0.35μm和2～0.8μm；CANON以提供前工程的1：4步进重复系统和LCD的1：1步进重复系统为主，分辨率也覆盖0.8～0.35μm和1～0.8μm；ULTRATECH以提供低端前工程的1：5步进重复系统和特殊用途(先进封装／MEMS／，薄膜磁头等等)的1：1步进重复系统为主；而SUSS MICTOTECH以提供低端前工程的l：1接触／接近式系统和特殊用途(先进封装／MEMS／HDI等等)的1：1接触／接近式系为主。另外，在这个领域的系统供应商还有USHlO、TAMARACK和EV Group等。 深紫外技术
国际半导体技术发展路线图 为了回答如何保持半导体产业按照摩尔定律继续发展的问题，国际上主要的半导体协会共同组织制定了国际半导体技术发展路线图 ITRS《International technology roadmap for semiconductors》它为半导体产业界提供了被工业界广泛认同的；对未来十年内研发需求的最佳预测以及可能的解决方案，它对整个半导体茶叶需要开发什么样的技术起到了一个导向作用。 国际半导体技术发展路线图 一、半导体产业生态环境 半导体产业诞生于上世纪70年代，当时主要受两大因素驱动：一是为计算机行业提供更符合成本效益的存储器；二是为满足企业开发具备特定功能的新产品而快速生产的专用集成电路。 到了80年代，系统规范牢牢地掌握在系统集成商手中。存储器件每3年更新一次半导体技术，并随即被逻辑器件制造商采用。 在90年代，逻辑器件集成电路制造商加速引进新技术，以每2年一代的速度更新，紧跟在内存厂商之后。技术进步和产品性能增强之间不寻常的强相关性，使得相当一部分系统性能和利润的控制权转至集成
电路（IC）制造商中。他们利用这种力量的新平衡，使整个半导体行业收入在此期间年均增速达到17%。 21世纪的前十年，半导体行业全新的生态环境已经形成： 一是每2年更新一代的半导体技术，导致集成电路和数以百万计的晶体管得以高效率、低成本地生产，从而在一个芯片上或同一封装中，可以以较低的成本整合极为复杂的系统。此外，封装技术的进步使得我们可以在同一封装中放置多个芯片。这类器件被定义为系统级芯片（system on chip，SOC）和系统级封装（system in package， SIP）。 二是集成电路晶圆代工商能够重新以非常有吸引力的成本提供“新一代专用集成电路”，这催生出一个非常有利可图的行业——集成电路设计。 三是集成电路高端设备的进步带动了相邻技术领域的发展，大大降低了平板显示器、微机电系统传感器、无线电设备和无源器件等设备的成本。在此条件下，系统集成商再次控制了系统设计和产品集成。 四是互联网应用和移动智能终端的崛起，带动了光纤电缆的广泛部署和多种无线技术的发展，实现前所未有的全球移动互联。这个生态系统创造了“物联网”这一新兴的市场，而创新的产品制造商、电信公司、数据和信息分销商以及内容提供商正在争夺该市场的主导权。
光刻技术新进展 刘泽文李志坚 一、引言 目前，集成电路已经从60年代的每个芯片上仅几十个器件发展到现在的每个芯片上可包含约10亿个器件，其增长过程遵从一个我们称之为摩尔定律的规律，即集成度每3年提高4倍。这一增长速度不仅导致了半导体市场在过去30年中以平均每年约15%的速度增长，而且对现代经济、国防和社会也产生了巨大的影响。集成电路之所以能飞速发展，光刻技术的支持起到了极为关键的作用。因为它直接决定了单个器件的物理尺寸。每个新一代集成电路的出现，总是以光刻所获得的线宽为主要技术标志。光刻技术的不断发展从三个方面为集成电路技术的进步提供了保证：其一是大面积均匀曝光，在同一块硅片上同时作出大量器件和芯片，保证了批量化的生产水平；其二是图形线宽不断缩小，使用权集成度不断提高，生产成本持续下降；其三，由于线宽的缩小，器件的运行速度越来越快，使用权集成电路的性能不断提高。随着集成度的提高，光刻技术所面临的困难也越来越多。 二、当前光刻技术的主要研究领域及进展 1999年初,0.18微米工艺的深紫外线(DUV)光刻机已相继投放市场,用于 1G位DRAM生产。根据当前的技术发展情况，光学光刻用于2003年前后的0.13微米将没有问题。而在2006年用到的0.1微米特征线宽则有可能是光学光刻的一个技术极限，被称为0.1微米难关。如何在光源、材料、物理方法等方面取得突破，攻克这一难关并为0.07，0.05微米工艺开辟道路是光刻技术和相应基础研究领域的共同课题。
在0.1微米之后用于替代光学光刻的所谓下一代光刻技术（ＮＧＬ）主要有极紫外、Ｘ射线、电子束的离子束光刻。由于光学光刻的不断突破，它们一直处于"候选者"的地位，并形成竞争态势。这些技术能否在生产中取得应用，取决于它们的技术成熟程度、设备成本、生产效率等。下面我们就各种光刻技术进展情况作进一步介绍。 1．光学光刻 光学光刻是通过光学系统以投影方法将掩模上的大规模集成电路器件的结 构图形"刻"在涂有光刻胶的硅片上，限制光刻所能获得的最小特征尺寸直接与光刻系统所能获得的分辨率直接相关，而减小光源的波长是提高分辨率的最有效途径。因此，开发新型短波长光源光刻机一直是国际上的研究热点。目前，商品化光刻机的光源波长已经从过去的汞灯光源紫外光波段进入到深紫外波段（DUV），如用于0.25微米技术的KrF准分子激光（波长为248纳米）和用于0.18微米技术的ArF准分子激光(波长为193纳米)。 除此之外，利用光的干涉特性，采用各种波前技术优化工艺参数也是提高光刻分辨率的重要手段。这些技术是运用电磁理论结合光刻实际对曝光成像进行深入的分析所取得的突破。其中有移相掩膜、离轴照明技术、邻近效应校正等。运用这些技术，可在目前的技术水平上获得更高分辨率的光刻图形。如1999年初Canon公司推出的FPA-1000ASI扫描步进机，该机的光源为193纳米ArF，通过采用波前技术，可在300毫米硅片上实现0.13微米光刻线宽。 光刻技术包括光刻机、掩模、光刻胶等一系列技术，涉及光、机、电、物理、化学、材料等多个研究领域。目前科学家正在探索更短波长的F2激光（波长为157纳米）光刻技术。由于大量的光吸收，获得用于光刻系统的新型光学及掩模衬底材料是该波段技术的主要困 难。
技术路线图——自主创新的基础和加速器 一、技术路线图的缘起 技术路线图最早出现在美国汽车行业，汽车企业为降低成本要求供应商提供他们产品的技术路线图。20世纪70年代后期和80年代早期，摩托罗拉和康宁公司先后采用了绘制技术路线图的管理方法。摩托罗拉主要用于技术进化和技术定位，康宁公司主要用于公司的和商业单位战略。 技术路线图真正的奠基人是摩托罗拉公司当时的CEO—Robert Galvin。当时，Robert Galvin在全公司范围内发动了一场绘制技术路线图的行动，主要目的是鼓励业务经理适当地关注技术未来并为他们提供一个预测未来过程的工具。这个工具为设计和研发工程师与做市场调研和营销的同事之间提供了交流的渠道，建立了各部门之间识别重要技术、传达重要技术的机制，使得技术为未来的产品开发和应用服务。 摩托罗拉的经验引起了全球企业高层管理者的注意。20世纪90年代后，企业对于技术路线图的兴趣空前高涨，技术路线图被迅速应用到各个领域，而技术路线图作为一种工具和方法也在不断发展、完善。目前，技术路线图已经是公认的技术经营和研究开发管理的基本工具之一。 那么，什么是技术路线图呢？ 二、技术路线图的内涵与特征 技术路线图是指应用简洁的图形、表格、文字等形式描述技术变化的步骤或技术相关环节之间的逻辑关系。它能够帮助使用者明确该领域的发展方向和实现目标所需的关键技术，理清产品和技术之间的关系。它包括最终的结果和制定的过程。技术路线图具有高度概括、高度综合和前瞻性的基本特征。 三、技术路线图的作用 技术路线图的作用在于为技术开发战略研讨和政策优先顺序研讨提供知识、信息基础和对话框架，提供决策依据，提高决策效率。技术路线图已经成为企业、产业乃至国家制定技术创新规划，提高自主创新能力的重要工具和基础。 根据日本产业经济研究所（.jp）的调查，美国的一个大型半导体制造设备制造商独自绘制了技术路线图，每3周更新一次，在观察本领域世界先进技术动态的同时，确认自己技术的位置，决定下一步的战术和战略。半导体行业的摩尔法则“每18个月半导体集成度将提高两倍”就是基于半导体技术路线图的一个表述。摩尔法则的意义不只是描述了一种现象，在半导体开发技术的精细化、高度化的过程中，对关联企业明示了应该开发的具体技术和达成期限，使其向此集中。摩尔是英特尔公司的创始人之一，英特尔公司握有自己绘制的半导体开发技术路线图，随时察看技术发展动态，预测技术创新点，督促关联企业的开发竞争。有10%的英国企业已经引入技术路线图(Phael, Shehabudeen& Assaku，2002)。在企业，技术路线图至少有市场营销工具、研发管理工具、投资决策工具、决策的知识背景准备这样几个功能。 在产业技术路线图发展过程中，有以民间为主导的路线图和以政府为主导的路线图。民间主导的路线图大多是技术发展指南，趋势记录；政府主导的路线图大多是资源配置方案、行动计划。 各方不惜花费大量资金和时间制定技术路线图，根本原因在于其对技术、产业和组织发展的巨大作用，虽然不同类型的技术路线图有着相对不同的作用，但还是可以找到一些具有共性的作用。 目前，所有的公司都面临激烈的市场变化。所有的产品、服务和业务都需要依赖与迅速变化的技术。产品变得更加复杂，而消费者的需求也变得更加苛刻。产品的生命周期变得越
中国至2050年科技发展路线图 ——《创新2050：科学技术与中国的未来》中国科学院战略研究系列报告摘登 空间科技 空间科技领域是我国国家发展的重要战略领域。该领域中一个与人类社会发展密切相关的重要部分，就是对地观测及其应用。空间技术是实现空间科学和应用目标的重要技术支撑平台，并和空间科学与应用相互促进、共同发展。 在21世纪前半叶，中国的发展面临着如何履行大国责任、为人类的科学发展与文明进步作出重大贡献的问题，面临着如何牵引带动我国高技术领域的跨越式发展、实现科技领先，如何保护人类生存环境，以及如何提高人类生活质量、实现社会可持续发展等诸多重大问题。空间科学、技术和应用的发展将为上述影响到国家发展和现代化进程的重大问题提供大量的、有效的和不可替代的科学和技术解决方案。 本路线图主要针对我国“到21世纪中叶基本实现现代化、达到中等发达国家水平”的国家目标，分析了我国未来发展可能面临的主要问题，以及空间科技在国家战略发展中的重要作用，并在分析国际主要空间国家发展战略和空间科技领域前沿发展趋势的基础上，结合我国本领域的研究基础和现状，重点针对空间科学、对地观测及数字地球和相关空间技术，提出了我国至2050年空间科技领域的发展愿景、目标和发展路线图。 我国至2050年空间科技领域的发展愿景为： 以国家需求和科学技术关键问题为牵引，全面加强空间科学、空间技术、空间应用在国家发展中的重要地位，到2050年，使其在国家战略发展中承担和发挥应有的和突出的重要作用，为国家面临的重大问题提供大量的、有效的和不可替代的解决方案。 至2050年空间科技领域的发展战略目标如下： 战略目标1（空间科学发展战略目标）：开展针对重大科学问题的前沿探索与研究，在黑洞、暗物质、暗能量和引力波的直接探测、太阳系的起源和演化、太阳活动对地球环境的影响，及其预报和地外生命探索等方面，取得原创性的突破进展，全面提升我国空间科学的研究水平，用重大科学成果提升中华民族在人类文明发展和科学文化上的贡献度。 通过战略目标1开展空间科学研究，在解答以下科学问题上取得重要进展： 1.宇宙是如何起源和演化的？ 2.生命是如何起源和演化的，生命（包括人类）在地外空间的生存表现和能力是怎样的？ 3.太阳和太阳系是如何影响地球和人类社会生存与发展的？ 4.是否存在超越现有基本物理理论的新物理规律？
光刻技术及其应用的现状与展望
1 引言 光刻技术作为半导体及其相关产业发展和进步的关键技术之一，一方面在过去的几十年中发挥了重大作用；另一方面，随着光刻技术在应用术问题的增多、用户对应用本身需求的提高和光刻技术进步滞后于其他技术的进步凸显等等，寻找解决技术障碍的新方案、寻找COO更加低的技术和找到下一俩代可行的技术路径，去支持产业的进步也显得非常紧迫，备受人们的关注。就像ITRS对未来技术路径的修订一样，上世纪基本上3～5年修正一次，而进入本世纪后，基本上每年都有修正和新的版本出现，这充分说明了光刻技术的重要性和对产业进步的影响。2005年ITRS对未来几种可能光刻技术方案进行预测。也正是基于这一点，新一轮技术和市场的竞争正在如火如荼的展开，大量的研发和开发资金投入到了这场竞赛中。因此，正确把握光刻技术发展的主流十分重要，不仅可以节省时间和金钱，同时可以缩短和用户使用之间的周期、缩短开发投入的回报时间，因为光刻技术开发的投入比较庞大。 2 光刻技术的现状及其应用状况
众说周知，电子产业发展的主流和不可阻挡的趋势是“轻、薄、短、小”，这给光刻技术提出的技术方向是不断提高其分辨率，即提高可以完成转印图形或者加工图形的最小间距或者宽度，以满足产业发展的需求；另一方面，光刻工艺在整个工艺过程中的多次性使得光刻技术的稳定性、可靠性和工艺成品率对产品的质量、良率和成本有着重要的影响，这也要求光刻技术在满足技术需求的前提下，具有较低的COO和COC。因此，光刻技术的纷争主要是厂家可以提供给用户什么样分辨率和产能的设备及其相关的技术。 2.1 以Photons为光源的光刻技术 在光刻技术的研究和开发中，以光子为基础的光刻技术种类很多，但产业化前景较好的主要是紫外(UV)光刻技术、深紫外(DUV)光刻技术、极紫外(EUV)光刻技术和X射线(X-ray)光刻技术。不但取得了很大成就，而且是目前产业中使用最多的技术，特别是前两种技术，在半导体工业的进步中，起到了重要作用。 紫外光刻技术是以高压和超高压汞(Hg)或者汞-氙(Hg-Xe)弧灯在近紫外(350～450nm)的3条光强很强的光谱(g、h、i线)线，特别是波长为365nm的i线为光源，配合使用像离轴照明技术(OAI)、移相掩模技术(PSM)、光学接近矫正技术(OPC)等等，可为0.35～0.25μm的大生产提供成熟的技术支持和设备保障，在目前任何一家FAB中，此类设备和技术会占整个光刻技术至少50％的份额；同时，还覆盖了低端和特殊领域对光刻技术的要求。光学系统的结构方面，有全反射式(Catoptrics)投影光学系统、折反射式(Catadioptrics)系统和折射式(Dioptrics)系统等。主要供应商是众所周知的ASML、NIKON、CANON、ULTRATECH和SUSS MICROTECH等等。系统的类型方面，ASML以提供前工
智能制造技术路线图 摘要： 新一代信息通信技术产业、高档数控机床和机器人、航空航天装备、海洋工程装备及高技术船舶、先进轨道交通装备、节能与新能源汽车、电力装备、农业装备、新材料、生物医药及高性能医疗器械十大重点领域进入《技术路线图》，意味着互联网和传统工业的融合将是发展的制高点，智能制造将是中国制造未来的主攻方向。 日前，国家制造强国建设战略咨询委员会在京正式发布《〈中国制造2025〉重 点领域技术路线图（2015版）》。新一代信息通信技术产业、高档数控机床和 机器人、航空航天装备、海洋工程装备及高技术船舶、先进轨道交通装备、节能与新能源汽车、电力装备、农业装备、新材料、生物医药及高性能医疗器械十大重点领域进入《技术路线图》。 引领发展方向 2010年以来我国制造业增加值连续五年超过美国成为制造大国，一些优势领域 已达到或接近世界先进水平。然而，我国制造业大而不强，创新能力、整体素质和竞争力与发达国家相比仍有明显差距。加快实现从制造大国向制造强国的转变，已成为新时期我国经济社会发展的重大战略任务。 为了推进这一历史性的转变，国务院组织编制并于今年5月19日正式发布《中国制造2025》，对我国制造业转型升级和跨越发展做了整体部署，提出了我国 制造业由大变强“三步走”战略目标，明确了建设制造强国的战略任务和重点，是我国实施制造强国战略的第一个十年行动纲领。 制造业覆盖面很广，为了确保我国十年后能够迈入制造强国行列，必须坚持整 体推进、重点突破的发展原则。受国家制造强国建设战略咨询委员会委托，中国工程院围绕《中国制造2025》确定的新一代信息通信技术产业、高档数控机床 和机器人、航空航天装备、海洋工程装备及高技术船舶、先进轨道交通装备、节能与新能源汽车、电力装备、农业装备、新材料、生物医药及高性能医疗器械等十大重点领域未来十年的发展趋势、发展重点和目标等进行了研究，提出了十大
从光刻技术看工艺尺寸的发展 广西桂林 541000 摘要：当前半导体器件加工水平已经进入22 nm工艺制程，业界各大厂商都在探索更小的工艺技术特征尺寸，下一代半导体器件加工水平将是16nm或者14nm。根据摩尔定律，14nm 工艺技术应将在2015前后大规模投入量产。目前的光刻技术遇到瓶颈，掩膜、光刻胶、光源、浸入液及镜头等都遇到技术节等。本文主要介绍当今半导体器件的工艺技术与下一代工艺技术的制造技术及其难点。对各种加工工艺进行比较，并展望下一代半导体器件的加工工艺。 关键词：光刻技术，EUV，掩膜，光刻胶，光刻机 1 引言 决定CPU的工艺尺寸因素从大方向看有两个：一是，CPU的材料；二是，加工工艺。本文只探讨加CPU的加工工艺对其工艺尺寸发展的限制因素，而其中的主要技术是：光刻技术。首先，CPU的工艺尺寸指的是CPU中各个晶体管之间互联导线的宽度。传统的光刻技术是通过曝光的方法将掩膜上设计的CPU图像转移到涂覆于硅晶片表面的光刻胶上，然后通过显影、刻蚀等工艺将图形转移到硅片上。故光刻技术直接决定了集成电路的特征尺寸，是集成电路最关键的工艺，也决定了电路集成规模的大小。 人们不断减小曝光波长，增大投影物镜的数值孔径，并采用分辨率增强技术降低光刻工艺因子K1。光刻机的曝光波长[1]已经从436 nm(g 线)，365 nm(i 线)，248 nm(KrF)， 193nm(ArF)减小到目前的13.5nm极紫外光刻（EUVL）。光刻机先后经历了从接触式光刻机、接近式光刻机、全硅片扫描投影式光刻机、分步重复投影式光刻机到目前普遍采用的步进扫描投影式光刻机的发展历程，解决了数值孔径增大带来的视场变小的问题[2]。由于高端芯片尺寸的增大要求增大硅片的尺寸，同时为了提高产率，避免频繁更换硅片，光刻机使用的硅片直径也从150 mm，200 mm 增大到目前的300 mm。450mm硅片正在研制中。估计将会在2015年与14nm 的集成电路同时量产。， 2 特征尺寸的发展现状 目前最新的CPU的光刻机是荷兰ASML公司的TWINSCAN NXE:3300B。该TWINSCAN NXE平台是业界首个极紫外光刻（EUVL）生产平台[2]。该光刻系统采用锡等离子源产生的13.5 nm的EUV光，配备了从德国卡尔蔡司SMT透镜组件，数值孔径（NA）为0.33，最大的26毫米33毫米的曝光场。曝光分辨率小于18nm，是目前业界的最高水平。ASMLNXE:3300B系统已经斩获了11个订单，还有7个也保证采纳。该系统已经做到单次曝光13nm，并且有能力达到9nm，为半导体工艺进军个位数纳米时代打下了基础。还有英特尔正在使用的自己封闭的整套的产业链生产的22nm的一些列X86的CPU，英特尔的技术一直都很神秘，因为该公司具有从圆晶到封装整套产业链，外界对其生产工艺没有太多了解。据推测，英特尔公司生产22nm芯片所使用的光刻技术的光波波长应是193nm，使用193nm浸液光刻技术加上两次图形曝光技术已经可以实现22nm工艺技术的量产。英特尔自信2013年的研发水平能14nm节点，这可能是导致与台积电有20 年合作历史的FPGA 大厂Altera 转向与英特尔合作，双方签订14 纳米代工合作协议，这引起业界重大反响。 全球最大芯片代工——台积电在光刻技术上稍落后于英特尔，台积电在今年（2013）已经实现20nm工艺的量产，而在14nm工艺节点上将落后于英特尔，估计到2016年台积电才能导
光刻机的技术原理和发展趋势 王平0930******* 摘要： 本文首先简要介绍了光刻技术的基本原理。现代科技瞬息万变，传统的光刻技术已经无法满足集成电路生产的要求。本文又介绍了提高光刻机性能的关键技术和下一代光刻技术的研究进展情况。 关键字：光刻；原理；提高性能；浸没式光刻；下一代光刻 引言： 光刻工艺直接决定了大规模集成电路的特征尺寸，是大规模集成电路制造的关键工艺。作为光刻工艺中最重要设备之一，光刻机一次次革命性的突破，使大模集成电路制造技术飞速向前发展。因此，了解光刻技术的基本原理，了解提高光刻机性能的关键技术以及了解下一代光刻技术的发展情况是十分重要的。本文就以上几点进行了简要的介绍。 光刻技术的基本原理： 光刻工艺通过曝光的方法将掩模上的图形转移到涂覆于硅片表面的光刻胶上，然后通过显影、刻蚀等工艺将图形转移到硅片上。 1、涂胶 要制备光刻图形，首先就得在芯片表面制备一层均匀的光刻胶。截止至2000年5月23日，已经申请的涂胶方面的美国专利就达118项。在涂胶之前，对芯片表面进行清洗和干燥是必不可少的。目前涂胶的主要方法有：甩胶、喷胶和气相沉积，但应用最广泛的还是甩胶。甩胶是利用芯片的高速旋转，将多余的胶甩出去，而在芯片上留下一层均匀的胶层，通常这种方法可以获得优于+2%的均匀性（边缘除外）。胶层的厚度由下式决定： 式中：F T为胶层厚度，ω为角速度，η为平衡时的粘度，ρ为胶的密度，t为时间。由该式可见，胶层厚度和转速、时间、胶的特性都有关系，此外旋转时产生的气流也会有一定的影响。甩胶的主要缺陷有：气泡、彗星（胶层上存在的一些颗粒）、条纹、边缘效应等，其中边缘效应对于小片和不规则片尤为明显。
技术路线图（Technology Roadmap） 什么是技术路线图 技术路线图是指应用简洁的图形、表格、文字等形式描述技术变化的步骤或技术相关环节之间的逻辑关系。它能够帮助使用者明确该领域的发展方向和实现目标所需的关键技术，理清产品和技术之间的关系。它包括最终的结果和制定的过程。技术路线图具有高度概括、高度综合和前瞻性的基本特征。 技术路线图是一种结构化的规划方法，我们可以从三个方面归纳：它作为一个过程，可以综合各种利益相关者的观点，并将其统一到预期目标上来。同时，作为一种产品，纵向上它有力地将目标、资源及市场有机结合起来，并明确它们之间的关系和属性，横向上它可以将过去、现在和未来统一起来，既描述现状，又预测未来；作为一种方法，它可以广泛应用于技术规划管理、行业未来预测、国家宏观管理等方面。 技术路线图的缘起 技术路线图最早出现在美国汽车行业，汽车企业为降低成本要求供应商提供他们产品的技术路线图。20世纪70年代后期和80年代早期，摩托罗拉和康宁公司先后采用了绘制技术路线图的管理方法对产品开发任务进行规划。摩托罗拉主要用于技术进化和技术定位，康宁公司主要用于公司的和商业单位战略。继摩托罗拉和康宁公司之后，许多国际大公司，如微软、三星、朗讯公司，洛克-马丁公司和飞利普公司等都广泛应用这项管理技术。2000年英国对制造业企业的一项调查显示，大约有10%的公司承认使用了技术路线图方法，而且其中80%以上用了不止一次(C.J.Farrukh, R.Phaal, 2001)[1]。不仅如此，许多国家政府、产业团体和科研单位也开始利用这种方法来对其所属部门的技术进行规划和管理。 技术路线图真正的奠基人是摩托罗拉公司当时的CEO—Robert Galvin。当时，Robert Galvin在全公司范围内发动了一场绘制技术路线图的行动，主要目的是鼓励业务经理适当地关注技术未来并为他们提供一个预测未来过程的工具。这个工具为设计和研发工程师与做市场调研和营销的同事之间提供了交流的渠道，建立了各部门之间识别重要技术、传达重要技术的机制，使得技术为未来的产品开发和应用服务。 摩托罗拉的经验引起了全球企业高层管理者的注意。20世纪90年代后，企业对于技术路线图的兴趣空前高涨，技术路线图被迅速应用到各个领域，而技术路线图作为一种工具和方法也在不断发展、完善。目前，技术路线图已经是公认的技术经营和研究开发管理的基本工具之一。 [编辑]
一、摘要 1、空间科技 空间科技领域是我国国家发展的重要战略领域。该领域中一个与人类社会发展密切相关的重要部分，就是对地观测及其应用。空间技术是实现空间科学和应用目标的重要技术支撑平台，并和空间科学与应用相互促进、共同发展。 在21世纪前半叶，中国的发展面临着如何履行大国责任、为人类的科学发展与文明进步作出重大贡献的问题，面临着如何牵引带动我国高技术领域的跨越式发展、实现科技领先，如何保护人类生存环境，以及如何提高人类生活质量、实现社会可持续发展等诸多重大问题。空间科学、技术和应用的发展将为上述影响到国家发展和现代化进程的重大问题提供大量的、有效的和不可替代的科学和技术解决方案。 本路线图主要针对我国“到21世纪中叶基本实现现代化、达到中等发达国家水平”的国家目标，分析了我国未来发展可能面临的主要问题，以及空间科技在国家战略发展中的重要作用，并在分析国际主要空间国家发展战略和空间科技领域前沿发展趋势的基础上，结合我国本领域的研究基础和现状，重点针对空间科学、对地观测及数字地球和相关空间技术，提出了我国至2050年空间科技领域的发展愿景、目标和发展路线图。 我国至2050年空间科技领域的发展愿景为： 以国家需求和科学技术关键问题为牵引，全面加强空间科学、空间技术、空间应用在国家发展中的重要地位，到2050年，使其在国家战略发展中承担和发挥应有的和突出的重要作用，为国家面临的重大问题提供大量的、有效的和不可替代的解决方案。 至2050年空间科技领域的发展战略目标如下： 战略目标1（空间科学发展战略目标）：开展针对重大科学问题的前沿探索与研究，在黑洞、暗物质、暗能量和引力波的直接探测、太阳系的起源和演化、太阳活动对地球环境的影响，及其预报和地外生命探索等方面，取得原创性的突破进展，全面提升我国空间科学的研究水平，用重大科学成果提升中华民族在人类文明发展和科学文化上的贡献度。 通过战略目标1开展空间科学研究，在解答以下科学问题上取得重要进展： 1.宇宙是如何起源和演化的？ 2.生命是如何起源和演化的，生命（包括人类）在地外空间的生存表现和能力是怎样的？ 3.太阳和太阳系是如何影响地球和人类社会生存与发展的？ 4.是否存在超越现有基本物理理论的新物理规律？
从光刻技术看工艺尺寸的发展 广西桂林541000 摘要：当前半导体器件加工水平已经进入22 nm工艺制程，业界各大厂商都在探索更小的工艺技术特征尺寸，下一代半导体器件加工水平将是16nm或者14nm。根据摩尔定律，14nm 工艺技术应将在2015前后大规模投入量产。目前的光刻技术遇到瓶颈，掩膜、光刻胶、光源、浸入液及镜头等都遇到技术节等。本文主要介绍当今半导体器件的工艺技术与下一代工艺技术的制造技术及其难点。对各种加工工艺进行比较，并展望下一代半导体器件的加工工艺。 关键词：光刻技术，EUV，掩膜，光刻胶，光刻机 1 引言 决定CPU的工艺尺寸因素从大方向看有两个：一是，CPU的材料；二是，加工工艺。本文只探讨加CPU的加工工艺对其工艺尺寸发展的限制因素，而其中的主要技术是：光刻技术。首先，CPU的工艺尺寸指的是CPU中各个晶体管之间互联导线的宽度。传统的光刻技术是通过曝光的方法将掩膜上设计的CPU图像转移到涂覆于硅晶片表面的光刻胶上，然后通过显影、刻蚀等工艺将图形转移到硅片上。故光刻技术直接决定了集成电路的特征尺寸，是集成电路最关键的工艺，也决定了电路集成规模的大小。 人们不断减小曝光波长，增大投影物镜的数值孔径，并采用分辨率增强技术降低光刻工艺因子K1。光刻机的曝光波长[1]已经从436 nm(g 线)，365 nm(i线)，248 nm(KrF)， 193nm(ArF)减小到目前的13.5nm极紫外光刻（EUVL）。光刻机先后经历了从接触式光刻机、接近式光刻机、全硅片扫描投影式光刻机、分步重复投影式光刻机到目前普遍采用的步进扫描投影式光刻机的发展历程，解决了数值孔径增大带来的视场变小的问题[2]。由于高端芯片尺寸的增大要求增大硅片的尺寸，同时为了提高产率，避免频繁更换硅片，光刻机使用的硅片直径也从150 mm，200 mm 增大到目前的300 mm。450mm硅片正在研制中。估计将会在2015年与14nm 的集成电路同时量产。， 2特征尺寸的发展现状 目前最新的CPU的光刻机是荷兰ASML公司的TWINSCAN NXE:3300B。该TWINSCAN NXE平台是业界首个极紫外光刻（EUVL）生产平台[2]。该光刻系统采用锡等离子源产生的13.5 nm的EUV光，配备了从德国卡尔蔡司SMT透镜组件，数值孔径（NA）为0.33，最大的26毫米33毫米的曝光场。曝光分辨率小于18nm，是目前业界的最高水平。ASMLNXE:3300B系统已经斩获了11个订单，还有7个也保证采纳。该系统已经做到单次曝光13nm，并且有能力达到9nm，为半
目录 一、新一代信息技术产业 (1) 1.1集成电路及专用设备 (1) 1.2信息通信设备 (6) 1.3 操作系统与工业软件 (16) 1.4 智能制造核心信息设备 (23) 二、高档数控机床和机器人 (28) 2.1 高档数控机床与基础制造装备 (28) 2.2机器人 (35) 三、航空航天装备 (42) 3.1 飞机 (42) 3.2 航空发动机 (49) 3.3 航空机载设备与系统 (57) 3.4航天装备 (65) 四.海洋工程装备及高技术船舶 (72) 4.1海洋工程装备及高技术船舶 (72) 五、先进轨道交通装备 (84) 5.1先进轨道交通装备 (84) 六、节能与新能源汽车 (92) 6.1 节能汽车 (92) 6.2 新能源汽车 (100)
6.3智能网联汽车 (108) 七、电力装备 (117) 7.1 发电装备 (117) 7.2输变电装备 (126) 八、农业装备 (134) 8.1 农业装备 (134) 九、新材料 (142) 9.1 先进基础材料 (142) 9.2 关键战略材料 (152) 9.3前沿新材料 (163) 十、生物医药及高性能医疗器械 (169) 10.1生物医药 (169) 10.2高性能医疗器械 (177)
一、新一代信息技术产业 1.1集成电路及专用设备 集成电路是指通过半导体工艺将大量电子元器件集成而成的具有特定功能的电路。本路线图主要包括集成电路设计、集成电路制造、集成电路测试封装、关键装备和材料等内容。 1.1.1需求 全球集成电路市场规模在2011至2015年间约为2920 – 3280亿美元，复合年均增长率为4%；2016 至2020年间约为3280 – 4000亿美元，复合年均增长率为4%；2021至2030年间约为4000 – 5375亿美元，复合年均增长率为3%。 中国集成电路市场规模在2011至2015年间约为840 – 1180亿美元，复合年均增长率为12%；2016 至2020年间约为1180 – 1734亿美元，复合年均增长率为8%；2021至2030年间约为1734 – 2445亿美元，复合年均增长率为3.5%。 中国集成电路市场在2015年将占到全球市场的36%，2020年上升至43.35%，而到2030年将占到46%，成为全球最大集成电路市场。 中国集成电路的本地产值在2015年预计达到483亿美元，满足国内41%的市场需求；2020年预计达到851亿美元，满足国内49%的市场需求；2030年预计达到1837亿美元，满足国内75%的市场需求。从上述数据可以看到，满足国内市场需求，提升集成电路产品自给率，同时满足国家安全需求、占领战略性产品市场，始终是集成电路产业发展的最大需求和动力。
国家空间基础设施产业技术路线图 本项研究是国家国防科技工业局“科工技[2013]1394号”关于技术基础“十二五”科工项目（第四批）立项的批复，项目名称：国家空间基础设施管理体系研究，项目编号：JSJC2013603C015。 引言 技术路线图（Technology Roadmapping，TRM）最早出现在美国汽车行业，其目的是降低成本，要求供应商提供他们产品技术路线图。20世纪70年代后期和80年代初期，摩托罗拉（Motorola）和康宁（Corning）公司先后采用了绘制技术路线图的管理方法，分别用于技术进化和技术定位及公司的商业战略。技术路线图的奠基人是摩托罗拉公司当时的CEO 罗伯特*加尔文（Robet Galvin），其为设计和研发工程师与从事市场调研和营销的同事之间提供交流的渠道。路线图的设计利益相关者的不同看法，并最终实现共识，在这种共识的情况下，可以使其更广泛的传播，作为持续行动的参考和依据1。 技术路线图最初是由摩托罗拉公司于20世纪70年代，为了改善技术和产品开发的一致性而发展起来的。自那时起，这种方法在世界各地被应用于公司、部门和国家的不同层面。路线图方法适用于各种不同的目标，如支持创新、战略和政策的发展和部署。解决五大问题： 1.如何更有效配置资源（中长期计划脱节） 2.如何更有效组织重大项目（项目关联性缺失） 3.如何更有效整合资源（有限资源的局限性） 4.如何更有效分工协作（部门条块分割） 5.如何更有效发挥市场导向作用（失常机制缺失） Branscomb提出“技术路线图是以科学知识和洞见为基础，关于技术前景的共识。” “绿色、智能、超常、融合、服务”五大趋势：《机械工程技术路线图》 技术路线图遵循科学性、前瞻性、创造性和引导性原则。技术路线图是一种业内广泛应用的独特方法，用于规划和交流技术开发项目、产品演化和市场目标之间的联系，其基本框架如下： 1罗伯特·哈尔,克莱尔·法鲁克,戴维·普罗伯特.苏竣等译.技术路线图-规划成功之路[M].北京:清华大学出版社,2009.
全球半导体技术发展路线图 一、半导体产业生态环境 半导体产业诞生于上世纪70年代，当时主要受两大因素驱动：一是为计算机行业提供更符合成本效益的存储器；二是为满足企业开发具备特定功能的新产品而快速生产的专用集成电路。 到了80年代，系统规范牢牢地掌握在系统集成商手中。存储器件每3年更新一次半导体技术，并随即被逻辑器件制造商采用。 在90年代，逻辑器件集成电路制造商加速引进新技术，以每2年一代的速度更新，紧跟在内存厂商之后。技术进步和产品性能增强之间不寻常的强相关性，使得相当一部分系统性能和利润的控制权转至集成电路（IC）制造商中。他们利用这种力量的新平衡，使整个半导体行业收入在此期间年均增速达到17%。 21世纪的前十年，半导体行业全新的生态环境已经形成： 一是每2年更新一代的半导体技术，导致集成电路和数以百万计的晶体管得以高效率、低成本地生产，从而在一个芯片上或同一封装中，可以以较低的成本整合极为复杂的系统。此外，封装技术的进步使得我们可以在同一封装中放置多个芯片。这类器件被定义为系统级芯片（system on chip，SOC）和系统级封装（system in package， SIP）。 二是集成电路晶圆代工商能够重新以非常有吸引力的成本提供“新一代专用集成电路”，这催生出一个非常有利可图的行业——集成电路设计。 三是集成电路高端设备的进步带动了相邻技术领域的发展，大大降低了平板显示器、微机电系统传感器、无线电设备和无源器件等设备的成本。在此条件下，系统集成商再次控制了系统设计和产品集成。 四是互联网应用和移动智能终端的崛起，带动了光纤电缆的广泛部署和多种无线技术的发展，实现前所未有的全球移动互联。这个生态系统创造了“物联网”这一新兴的市场，而创新的产品制造商、电信公司、数据和信息分销商以及内容提供商正在争夺该市场的主导权。 半导体是上述所有应用的基石，所有的创新离不开半导体产业的支持。 二、全球半导体技术发展路线 上世纪60年代后期，硅栅自对准工艺的发明奠定了半导体规格的根基。摩尔1965年提出的晶体管每两年一次的更新换代的“摩尔定律”，以及丹纳德1975年提出的“丹纳德定律”，促进了半导体产业的成长，一直到21世纪初，这是传统几何尺寸的按比例缩小（Classical Geometrically Driven Scaling）时代。进入等效按比例缩小（Equivalent Scaling）时代的基础是应变硅、高介电金属闸极、多栅晶体管、化合物半导体等技术，这些技术的实现支持了过去十年半导体产业的发展，并将持续支持未来产业的发展。 （一）器件 信息处理技术正在推动半导体产业进入更宽广的应用领域，器件成本和性能将继续与互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor Transistor， CMOS）的维度和功能扩展密切相关。 应变硅、高介电金属闸极、多栅晶体管现已广泛应用于集成电路的制造，进一步提升器件性能的重点将在III-V族元素材料和锗。与硅器件相比，这些材料将使器件具有更高的迁移率。为了利用完善的硅平台的优势，预计新的高迁移率材料将在硅基质上外延附生。