哈尔滨工业大学深圳研究生院
2011年秋季学期期末考试试卷
HIT Shenzhen Graduate School Examination Paper
Course Name: Theory and design of digital IC Lecturer: Zhang, Yan Question One Two Three Four Five Six Seven Eight Nine Ten Total Mark
Question One: Explain the following concepts. (20 points)
1.Bi-Stability and Meta-Stability
2.Static Timing Analysis
3.Hspice
4.Propagation delay, rising time and falling time of a signal through a gate
Question Two: Complex Gates (20 pointers)
a) Implement the logic function
using a complementary pull‐up and pull‐down network.
b). A friend proposes another implementation of this function shown in the following Figure . Does this perform the same function as the gate from (a)? If so, what advantage does it have over (a)? If not, what is the function? Is this a static CMOS gate?
Question Three: Logical Effort. (20 points)
a.Implement the function ? ?
.
b. Assuming 2 , , , size your gate so that the worst case pull up resistance is equal to the worst-case pull-down resistance. For simplicity, a minimum size PMOS has width 1 and a resistance of R. What is the
logical effort from the A input? Hint: Keep in mind that the logical effort of a gate is in reference to an inverter Using the same sizing and resistance values as in (b), find the logical effort from the D input? Four: Timing (30 pointers)
clk-q = 50ps, t setup = 25ps, hold = 40ps. You can assume that the clock has no jitter.
What is the minimum clock cycle time of this pipeline? Are there any hold time violations?
(b) Now we insert the repeaters for distributing the clock signal to three registers. Assume that the delay of each repeater is nominally 50ps and each repeater’s delay varies randomly by +/- 20%, now what is the minimum clock cycle time of this pipeline? Are there any hold time violations?
(c) Under the same conditions (i.e., 50ps nominal inverter delay and +/-20% delay variation), if we feed the clock from the other direction, what is the minimum clock cycle time of this pipeline? Are there any hold time violations?
Question Five: What’s the dot operation in look-ahead adder. (10 pointers)
数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH
1、Using figure to illustrate the operation of RADIX-SORT on the following list of English words: COW, DOG , SEA, RUG , ROW, MOB, BOX, TAB. 2、Please write inorder, preorder and postorder tree walks of the following binary search tree. 3、Please write down the elements of dynamic programming. 4、Using a recursion tree to give an asymptotically tight solution to the recurrence T(n) = T(n/3)+T(2n/3)+cn. 5、Please give an optimal Huffman code for the following set of frequencies. Minimize 2172x x + Subject to 71=x 24321≥+x x 02≥x 03≤x
7、Solve the following linear program using SIMPLEX: maximize 215.1218x x + Subject to 2021≤+x x 121≤x 162≤x 0,21≥x x 8、Suppose A1 a 105? matrix, A2 a 310? matrix, A3 a 123? matrix, A4 a 512? matrix, A5 a 505? matrix, A6 a 650? matrix. Please give an optimal parenthesization of a matrix-chain A1A2A3A4A5A6. 9、Using a recursion tree to give an asymptotically tight solution to the recurrence T (n ) = T(n/4)+T(n/2)+ n 2. 10、Using figure to illustrate the operation of COUNTING-SORT on the array A=<6,0,2,0,1,3,4,6,1,3,2> 11、Using figure to illustrate the operation of RADIX-SORT on the following list of English words: COW, DOG , SEA, RUG , ROW, MOB, BOX, TAB. 12、Please write inorder, preorder and postorder tree walks of the following binary search tree. 13、X=
哈工大2002年春季学期 一、单选或多选题（每小题3分，共8小题24 分） 1． 图中应力圆a 、b 、c 表示的应力状态分别为 A 二向应力状态、纯剪切应力状态、三向应力状态； B 单向拉应力状态、单向压应力状态、三向应力状态； C 单向压应力状态、纯剪切应力状态、单向拉应力状态； D 单向拉应力状态、单向压应力状态、纯剪切应力状态。 正确答案是 2．一点的应力状态如右图所示，则其主应力1σ、2σ、 3σ分别为 A 30MPa 、100 MPa 、50 MPa B 50 MPa 、30MPa 、 -50MPa C 50 MPa 、0、-50MPa D -50 MPa 、30MPa 、50MPa 正确答案是 3．下面有关强度理论知识的几个论述，正确的是 。 A 需模拟实际应力状态逐一进行试验，确定极限应力； B 无需进行试验，只需关于材料破坏原因的假说； C 需要进行某些简单试验，无需关于材料破坏原因的假说； D 假设材料破坏的共同原因。同时，需要简单试验结果。
4．对于图示的应力状态，若测出x 、y 方向的线应变x ε、 y ε，可以确定的材料弹性常有： A 弹性模量E 、横向变形系数ν； B 弹性模量E 、剪切弹性模量G ； C 剪切弹性模量G 、横向变形系数ν； D 弹性模量 E 、横向变形系数ν、剪切弹性模量G 。 正确答案是 5．关于斜弯曲变形的下述说法，正确的是 。 A 是在两个相互垂直平面内平面弯曲的组合变形； B 中性轴过横截面的形心； C 挠曲线在载荷作用面内； D 挠曲线不在载荷作用面内。 6．对莫尔积分 dx EI x M x M l ?=?)()(的下述讨论，正确的是 。 A 只适用于弯曲变形； B 等式两端具有不相同的量纲； C 对于基本变形、组合变形均适用； D 只适用于直杆。 7．压杆临界力的大小， A 与压杆所承受的轴向压力大小有关； B 与压杆的柔度大小有关； C 与压杆所承受的轴向压力大小无关； D 与压杆的柔度大小无关。 正确答案是 8． 长为l 、横截面面积为A 的匀质等截面杆,两端分别受1F 和2F 力作用(1F <2F ) ，杆内 应力沿杆长的变化关系(不计摩擦)是 。 A x l A F F d 212+= σ； B x l A F F d 212 -=σ； C A F F d 12 -=σ； D A F F d 12 +=σ
第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。
建议收藏下载本文，以便随时学习！ 春季学期MATLAB期末作业 学院：机电工程学院 专业：机械制造设计及其自动化 学号： 班号： 姓名： 我去人也就有人！为UR扼腕入站内信不存在向你偶同意调剖沙
2013年春季学期 MATLAB 课程考查题 姓名: 学号： 学院： 机电学院 专业： 机械制造 一、 必答题：1.matlab 常见的数据类型有哪些？各有什么特点? 常量：具体不变的数字 变量：会根据已知条件变化的数字 字符串：由单引号括起来的简单文本 复数：含有复数的数据 2.MATLAB 中有几种帮助的途径？ （1）帮助浏览器：选择view 菜单中的Help 菜单项或选择Help 菜单中的 MATLAB Help 菜单项可以打开帮助浏览器； （2）help 命令：在命令窗口键入“help” 命令可以列出帮助主题，键入 “help 函数名”可以得到指定函数的在线帮助信息； （3）lookfor 命令：在命令窗口键入“lookfor 关键词”可以搜索出一系列 与给定关键词相关的命令和函数 （4）模糊查询：输入命令的前几个字母，然后按Tab 键，就可以列出所有以 这几个字母开始的命令和函数。 注意：lookfor 和模糊查询查到的不是详细信息，通常还需要在确定了具体 函数名称后用help 命令显示详细信息。 3.Matlab 常见的哪三种程序控制结构及包括的相应的语句？ 1.顺序结构：数据输入A=input(提示信息,选项) 数据输出disp(X) 数据输出fprintf(fid,format,variables) 暂停pause 或 pause(n) 2.选择结构： If 语句： if expression （条件） statements1（语句组1） else statements2（语句组2）建议收藏下载本文，以便随时学习！我去人也就有人！为UR扼腕入站内信不存在向你偶同意调剖沙
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
哈尔滨工业大学深圳研究生院 F楼国际报告厅音响系统改造招标文件 目录 1.1投标人资格要求 (1) 1.2合同主要条款 (1) 1.3招标项目要求 (2) 1.3.1项目背景与功能要求。 (2) 1.3.2设备技术指标 (2) 12、本项目不设投标保证金。 (4) 1.4开标和评标 (4) 1.4.1 开标 (4) 1.4.2 对投标文件响应性的确定 (4) 1.4.3 询标及投标文件的澄清 (5) 1.5评标原则和方法 (5) 1.5.1 评标原则 (5) 1.5.2标程序及方法 (6) 1.6授予合同 (7) 1.6.1定标 (7) 1.6.2中标通知 (7) 1.6.3授予合同时变更数量的权力 (8) 1.6.4签订合同 (8)
1.1 投标人资格要求 投标人应属于在中华人民共和国境内注册的企业法人： 1．投标人的企业注册资金以及注册年限要求：注册资本200万元人民币以上，注册时间必须超过1年； 2．投标人必须是独立法人，具备独立承担民事责任的能力和良好诚信的专业公司； 3．投标人的注册地点要求：深圳市或在深圳市内设有办事处； 4．投标人的资质及许可证要求：具有合法经营地址、经营范围； 5．投标人应遵守中华人民共和国相关法律、规章条例、行业规范要求； 6.须是在深圳市政府网注册的供应商； 1.2 合同主要条款 1、供货时间：所有设备及配套工程必须在合同签订后15天内全部交付使用。 2、要求供应商能按招标文件要求送货到招标人指定地点并按要求安装、调试，使设备达到 最佳使用状态。 3、付款方式：分期付款。 1）合同签订后3工作日内支付合同总价70%的预付款 2）设备及工程安装、调试并验收合格后5工作日内支付30%的余款。 4、售后服务最低要求： 1）保修期：保修期二年（免人工配件等费用）,保修其满终身维修（提供原厂配件，价格不高于市场价）。 2）提供上门维修服务，10分钟响应，40分钟到达现场。 5、培训最低要求： 1）投标人必须提供优质的培训服务。 2）培训地点：本项目使用单位内。 3）培训内容：能确保用户能够对设备有足够的了解和熟悉，并能独立进行设备的日常运行、维护和管理。 以上为最低要求，否则招标人将拒绝其投标。投标人的响应将作为评标的依据。
一、 填空（16分） 1、在电流控制方式上，双极型晶体管是__电流控制电流源____型，而场效应管是__电压控制电流源___型；二者比较，一般的由_____场效应管___构成的电路输入电阻大。 2、放大电路中，为了不出现失真，晶体管应工作在___放大___区，此时发射结___正偏______，集电结___反偏______。 3、负反馈能改善放大电路性能，为了提高负载能力，应采用___电压___型负反馈，如果输入为电流源信号，宜采用___并联___型负反馈。 4、正弦波振荡电路应满足的幅值平衡条件是___AF=1____。RC 振荡电路、LC 振荡电路及石英晶体振荡电路中，___石英晶体振荡电路___的频率稳定性最好。 5、直流电源的组成一般包括变压器、_整流电路__、_滤波电路_和_稳压电路_。 6、下列说法正确的画√，错误的画× （1）放大电路的核心是有源器件晶体管，它能够实现能量的放大，把输入信号的能量放大为输出信号的能量，它提供了输出信号的能量。 （ × ） （2）共集组态基本放大电路的输入电阻高，输出电阻低，能够实现电压和电流的放大。 （ × ） （3）图1所示的文氏桥振荡电路中，对于频率为01 2f RC π=的信号，反馈信 号U f 与输出信号U o 反相，因此在电路中引入了正反馈环节，能产生正弦波振荡。 （ × ） 第 1 页 （共 8 页） C C R R + + + +R R 3 4 o U ?f U ?t 图1
试 题： 班号： 姓名： 二、（18分）基本放大电路及参数如图2所示，U BE =0.7V ，R bb ’=300?。回答下列各问： （1） 请问这是何种组态的基本放大电路？（共射、共集、共基） （2） 计算放大电路的静态工作点。 （3） 画出微变等效电路。 （4） 计算该放大电路的动态参数：u A ，R i 和R o （5） 若观察到输出信号出现了底部失真，请问应如何调整R b 才能消除失真。 图2 答：（1）是共射组态基本放大电路 （1分） （2）静态工作点Q ： Vcc=I BQ *R b +U BEQ +(1+β) I BQ *R e ，即15= I BQ *200k ?+0.7V+51* I BQ *8k ?， ∴I BQ =0.0235mA （2分） ∴I CQ =βI BQ =1.175mA ， （2分） ∴U CEQ =V cc-I CQ *R C -I EQ *R E ≈V cc-I CQ *(R C +R E )=15-1.175*10=3.25V （2分） （3）微变等效电路 o （4分） （4）r be =r bb ’+(1+β)U T /I EQ =0.2+51*26/1.175=1.33K ? A u =-β(R c //R L )/r be =-50*1.32/1.33=-49.6 （2分） Ri=R b //r be ≈1.33K ?; （2分） Ro ≈Rc=2K ? （2分） （5）是饱和失真，应增大R b （1分）
《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5
中国科学技术大学苏州研究院软件学院 数字集成电路设计 期中考试 (2010年10月11日2:00pm—3:30pm) 1.问答题 a)叙述摩尔定律（5分）。 b)叙述评价数字集成电路设计质量的四个基本特性（6分）。 c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。 d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。 e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？ f)数字集成电路按比例缩小有几种情形（6分）? g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。 h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比 逻辑的区别(5分）。 2．下图为一RC网络。计算： a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）?
3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。假设 C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。单位尺 寸反相器的本征延时为t inv。反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。 a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位） （5分）。 b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。 a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。
哈工大 2012年 秋季学期 概率论与数理统计 试题 一、填空题（每小题3分，共5小题，满分15分） 1．设事件A 、B 相互独立，事件B 、C 互不相容，事件A 与C 不能同时发生，且 ()()0.5P A P B ==，()0.2P C =，则事件A ，B 和C 中仅C 发生或仅C 不发生的概 率为__________ ． 2．设随机变量X 服从参数为2的指数分布， 则21e X Y -=-的概率密度为 ()Y f y =______ ____． 3．设随机变量X 的概率密度为21e ,0 ()20, 0 x x x f x x -?>?=??≤?，利用契比雪夫不等式估计概率 ≥<<)51(X P ______． 4．已知铝的概率密度2~(,)X N μσ，测量了9次，得 2.705x =，0.029s =，在置信度0.95 下，μ的置信区间为______ ____． 5．设二维随机变量(,)X Y 服从区域{(,)|01,02}G x y x y =≤≤≤≤上的均匀分布，令 ),min(Y X Z =，),max(Y X W =, 则)1(≥+W Z P = ． （0.0250.050.050.025(8)23060,(8)18595,(9) 1.8331,(9) 2.2622t t t t =?=?== ()1.960.975Φ=，()1.6450.95Φ=) 二、选择题（每小题3分，共5小题，满分15分） （每小题给出的四个选项中，只有一个是符合题目要求的，把所选项的字母填在题后的括号内） 1．设0()1, 0()1, ()()P A P B P B A P B < <<<=，则与上式不等价的是 （A ）A 与B 不相容. （B ）()()P B A P B A =. （C ）)()(A P B A P =. （D ）)()(A P B A P =． 【 】 2．设总体X 服从参数为λ的泊松分布，12,, ,n X X X 是来自X 的样本，X 为样本均值， 则 （A ）1 EX λ =，2 1 DX n λ= ． （B ）, λ=X E n X D λ=． （C ）,n X E λ = 2 n X D λ = ． （D ）,λ=X E λ n X D 1 = ． 【 】
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA 更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。 在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表
学院：市政环境工程学院。专业：给排水科学与工程。姓名：XXX 学号：XXX 汽车驾驶与汽车文化课大作业题目： 1、简要阐述世界主要汽车生产国所生产车型的特点。（15分） 答:德系车：底盘重，稳定，性能不错，虽然发动机挺先进，但是由于自 重原因油耗仍然相对较大，多数是豪华的代名词。代表车厂：宝马（劳斯莱斯，豪华品牌，现在宝马旗下；mini）、奔驰（迈巴赫，同宝马）、大众（宾利，同宝马；奥迪；兰博基尼<大众为最大股东>；布加迪<同兰博基尼>）、保时捷（据说要收购大众） 法国车：安全系数高，以经济实惠见长，除了布加迪。代表车厂：雷诺、标志-雪铁龙集团 英国车：绅士、优雅的代名词，不过我个人认为，它们太保守了，除了曾经属于福特旗下的阿斯顿·马丁（他以跑车著称，可以和法拉利、保时捷、兰博基尼、玛莎拉蒂相比较的品牌） 意大利车：激情、性能之王、油耗巨高，不过同样拥有经济、省油的车。代表车厂：法拉利、兰博基尼（现归属大众集团）、玛莎拉蒂、阿尔法罗密欧。 美国车：宽大、乘坐舒适、发动机技术稍落后于欧日、发动机扭矩大、SUV/皮卡很多。代表车厂：福特（控股福特、林肯、沃尔沃、马自达等等）；通用（控股雪弗兰、别克、凯迪拉克、土星、庞蒂亚克、霍顿等等）；克莱斯勒（控股克莱斯勒、道奇、jeep等等）。 日本车：车轻、省油，不耐撞但是对乘客保护相对过去有很大提高，发动机动力虽然不强，但是省优效果非常好。代表车厂：丰田（高端车：雷克萨斯，用来冲击美国高级车市场的品牌，将近赶上奔驰们的水平）；本田（高端车：讴歌）；日产（高端车：英菲尼迪）（日产和法国雷诺有联盟）；马自达（福特控股）、三菱、铃木等等，据说日本有十三个品牌 韩国车：便宜的代名词，安全系数低（比国产车高点），代表车厂：现代、起亚、双龙。 国产车：优点：便宜。缺点：原封不动的照抄。 2、行车上路前应做好哪些必要地准备？（15分） 答：1、平时的习惯应为一看油（量）二看水（温）别忘四条腿（轮胎）; 2、座椅位置是否合适、舒适; 3、三个后视镜位置是否合适; 4、系好安全带 ; 5、记好保险公司的电话 ; 6、定期保养。
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。