室内分布系统原理
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室内无线通信的状况n 孤岛效应（顶部）
n 乒乓效应（中部）
n 盲区、弱信号区（电梯、
地下室）
n 网络繁忙（大型商场、展
览中心）
室内无线通信的现状
室内无线通信的现状
?受建筑物的影响，部分区域为网络覆盖盲区，
需要新建室内分布系统结构解决无覆盖的问题
?部分区域信号杂乱，网络质量差，影响用户感知
?会议室、体育场馆、大型会展中心的场景话务需求
高，通过室内分布系统吸收话务量，降低宏站话务
需求的压力
建设室内分布系统的必要性
?很大部分的话务量的话务来自于室内
新加坡有近55%，欧洲更高)
?好的室内覆盖能给手机用户造成良好的映象，增强运营商的竞争力
?过大的穿透损耗使得宏蜂窝基站不能在室内提供充分可靠的无线覆盖
?室内覆盖易于控制无线信号，有利于提高网络容量
室内覆盖的必要性
n 很大部分的话务量来自于室内（约70％）
n 3G 系统高速移动数据业务需要稳定可靠的室内无线覆盖
n
过大的穿透损耗使得室外宏蜂窝基站不能在室内提供充分可
靠的无线覆盖
n 室内覆盖易于控制无线信号，有利于提高网络容量
n 频率带来的更大的链路损耗?Stati
on
?25.8%?住所
?25.1%?饭店?6.1%?地下
?5.6%?休闲中心
?4.4%?购物中心?4.0%?办公室
?
29.1%
??细分
室内分布系统原理
?通过室内天线将基站信号均匀分布到室内各处，使室内有理想的信号覆盖，解决网络覆盖、网络质量、网
络容量方面存在的问题
室内分布系统的组成
?室内分布系统一般由信源和天馈分布系统二部分组成
直放站微蜂窝宏蜂窝BBU＋RRU
无源分布系统有源分布系统光纤分布系统泄漏电缆分布系统
信源分布系统
BBU+RRU+分布系统
各种信源方式的室内方案对比
直放站方案
室内分布系统组成：无源分布方式
?由功分器、耦合器、馈线、天线
组成。
?无源系统障率低、可靠性高，几
乎不需要维护且容易扩展。
?没有中继系统，无源系统仅应于
小范围区域覆盖，如小的地下室、
超市等。
室内分布系统组成：有源分布方式
?由干线放大器、功分器、耦合器、
馈线、天线组成。
?有源设备可以有效地补偿信号在传
输中的损耗，从而延伸覆盖范围，
受信号源输出功率影响较小。
?广泛应用于各种大中型室内覆盖系
统工程。
室内分布系统组成：光纤分布方式
?采用光纤作为传输介质，由近端机、远端覆盖单元（光端机）、天线、其它无源器件组成。
?由于光纤损耗小，适合于长距离传输，该系统广泛应用于大型写字楼、酒店、地下隧道、居民楼等室内覆盖系统的建设。
三种分布方式的比较
信号分布方式优点缺点
无源分布方式成本低、故障率低、无需供电，安
装方便、无噪声累积、宽频带
覆盖范围有限
有源分布方式设计简单，布线灵活，场强均匀频段窄，多系统兼容困难；需要供电，故障率高、有噪声积
累，造价高
光纤分布方式传输距离远，布线方便，性和传输
质量好。
造价高
SD卡读写包括两种模式：SD模式和SPI模式。其中SD模式又可以分为1bit 和4bit两种传输模式。SD卡缺省使用专有的SD模式。SD卡规范中主要讲了一些命令，响应和CRC效验等等，整个规范的内容还是很多的。 SD卡上电后，卡处于空闲状态，主机发送CMD0复位SD卡，然后通过CMD55和ACMD41判断当前电压是否在卡的工作范围内。在得到了正确的响应后，主机可以继续通过CMD10读取SD卡的CID寄存器，通过CMD16设置数据块长度，通过CMD9读取卡的CSD寄存器。从CSD寄存器中，主机可以获知卡容量，支持的命令集等重要参数。此时，卡以进入了传输状态，主机就可以通过CMD17/18和CMD24/25对卡进行读写。CRC校验是为了防止SD卡的命令，应答，数据传输出现错误。每个命令和应答信号都会产生CRC效验码，每个数据块的传输也会长生CRC效验码。 这段程序是友善之臂推出的mini2440开发板中带的ADS测试源码。整个阅读代码的过程是对这S3C2440的芯片手册和SD卡规范来看的，对于MMC卡没有给出注释，其实和SD卡是大同小异。由于是初次接触ARM，对SD规范的认识也不是很深入，再加上自己水平有限，还不能完全读懂源代码，其中的肯定存在一些错误，欢迎大家一起交流讨论。
#define INT 1 #define DMA 2 int CMD13(void);// Send card status int CMD9(void); unsigned int*Tx_buffer;//128[word]*16[blk]=8192[byte] unsigned int*Rx_buffer;//128[word]*16[blk]=8192[byte] volatile unsigned int rd_cnt;//读数据计数器 volatile unsigned int wt_cnt;//写数据计数器 volatile unsigned int block;//读写块总数 volatile unsigned int TR_end=0; int Wide=0;// 0:1bit, 1:4bit int MMC=0;// 0:SD , 1:MMC int Maker_ID; char Product_Name[7]; int Serial_Num; volatile int RCA; void Test_SDI(void) { U32 save_rGPEUP, save_rGPECON; RCA=0;
室内分布系统的工作原理及技术要求
一、室内分布系统原理 (1) 1.概述 (1) 2.室内分布系统组网 (2) 3.CDMA与GSM共用信号分布系统的组网 (9) 4.多系统共用信号分布系统组网 (11) 5.室内分布系统的监控 (1) 6.共用信号分布系统组网时系统间的干扰协调 (2) 二、室内分布系统的技术要求 ............................................................................... 错误！未定义书签。 1.系统技术指标 ................................................................................................... 错误！未定义书签。 2.天馈线及无源器件技术指标 ........................................................................... 错误！未定义书签。 三、室内分布系统的相关技术 ............................................................................... 错误！未定义书签。 1.室内分布系统的室内电磁传播模型 ............................................................... 错误！未定义书签。 2.室内分布系统的噪声分析 ............................................................................... 错误！未定义书签。 3、室内分布系统的上下行平衡 ......................................................................... 错误！未定义书签。 四、室内分布系统的工程建设 ............................................................................... 错误！未定义书签。 五、室内分布系统综合考评 ................................................................................... 错误！未定义书签。
异步slave FIFO out的固件的问题 文章发表于：2009-08-29 17:06 我设置EP2为Slave out端点，下载程序后，用usb console发送数据老是不成功，不知道是哪里出问题了 void TD_Init(void) // CalLED once at startup { BREAKPT &= ~bmBPEN; // to see BKPT LED go out TGE OED="0xFF"; // 置端口PD为输出端口；为0x00时，置端口PD为输入端口 // set the CPU clock to 48MHz CPUCS = ((CPUCS & ~bmCLKSPD) | bmCLKSPD1) ;// CPU控制与状态寄存器 //置PA0、PA1为输出状态，并输出高电平 OEA="OEA|0x03"; IOA="IOA|0x03"; //设置cy7c68013a工作于slave FIFO模式 REVCTL="0X03"; SYNCDELAY; SYNCDELAY; IFCONFIG = 0xCB; //内部时钟、48M、三态、不翻转、slave异步模式、0 、FIFO模式SYNCDELAY; EP2CFG = 0xA2; //输出端点，块传输、512字节，双重缓冲 SYNCDELAY; // out endpoints do not come up armed FIFORESET = 0x80; // activate NAK-ALL to avoid race conditions SYNCDELAY; // see TRM section 15.14 FIFORESET = 0x02; // reset, FIFO 2 SYNCDELAY; // FIFORESET = 0x06; // reset, FIFO 6 SYNCDELAY; // FIFORESET = 0x08; // reset, FIFO 8 SYNCDELAY; FIFORESET = 0x00; SYNCDELAY; OUTPKTEND = 0x84; SYNCDELAY; OUTPKTEND = 0x84;
红色飓风III开发板USB2FPGA 实验指导 RedLogic 目录 第一章FX2特性介绍 (3) 1．1介绍 (3) 1．2结构 (3) 1．3特征 (4) 第二章SlaveFIFO传输 (5) 2．1概述 (5) 2．2硬件连
接 (5) 2．3SlaveFIFO的几种传输方式 (6) 2．3．1同步SlaveFIFO 写 (6) 2．3．2同步SlaveFIFO 读 (9) 2．3．3异步SlaveFIFO 写 (11) 2．3．4异步SlaveFIFO 读 (12) 第三章寄存器设置 (15) 3．1IFCONFIG (15) 3．2PINFLAGSAB/CD (16) 3．3FIFORESET (17) 3．4FIFOPINPOLAR (18) 3．5EPxCFG……………………………………………………
(18) 3．6EPxFIFOCFG (19) 3．7EPxAUTOINLENH/L (20) 3．8EPxFIFOPFH/L (21) 3．9INPKTEND (22) 3．10OUTPKTEND (22) 3．11EPxFIFOIE和EPxFIFOIRQ (22) 3．12PORTACFG (23) 3．13EPxFIFOBCHEPxFIFOBCL (23) 3．14EP24\68FIFOFLAG (24) 3．15其它通用寄存器 (25) 第四章同步slavefifo测试操作指
南 (26) 4．1安装软件包 (26) 4．2同步写FIFO测试 (26) 4．3同步读FIFO测试 (30) 第五章红色飓风II开发板USB2FPGA软件设计 (33) 5．168013固件程序设计 (33) 5．2FPGA源代码设计 (35) 第六章USB2FPGA硬件原理图 (37) 第七章改板后注意的问题 (37) 附录1版本历史 (3) 9 一．FX2特性介绍 1．1介绍
一、简答题 1.什么是嵌入式系统？嵌入式系统的特点是什么？ 答：以应用为中心，以计算机技术为基础，软硬件可裁剪，适应应用系统对功能， 可靠性，成本，体积，功耗严格要求的专用计算机系统 特点：与应用密切相关，实时性，复杂的算法，制造成本，功耗，开发和调试，可 靠性，体积 2.简要说明嵌入式系统的硬件组成和软件组成。 答:硬件组成：微处理器，存储器，输入设备和输出设备。 软件组成：操作系统，文件系统，图形用户接口，网络系统，通用组建模块。 3.S3C2410A的AHB总线上连接了那些控制器？APB总线上连接了那些部件？ AHB：LCD控制器，LCD DMA，总线控制器，USB主控制器，中断控制器，ExtMaster，电源管理，Nandflash控制器，储存器控制器。 APB：通用异步收发器，内部集成电路总线（IIC），USB设备控制器，集成电路内部 声音总线（IIS），MMC/SD/SDIO主控制器，通用I/O端口（GPIO），看门狗定时器（WDT），定时时钟（RTC），总线控制器，A/D转换器，串行外设接口，定时器/脉宽调制。 4.ARM体系结构支持几种类型的异常，并说明其异常处理模式和优先级状态？ 答，支持7种类型的异常 异常处理过程：（进入异常）PC→LR，CPRS→SPSR，设置CPSR的运行模式位，跳转 到相应的异常处理程序，（异常返回）LR→PC，SPSR→CPSR，若在进入异常处理时 设置中断禁止位，要在此清楚，复位异常处理程序不需要返回。 Reset＞数据中指＞快速中断请求（ＦＩＱ）＞中断请求（IRQ）＞指令预取中止＞ 未定义指令和软件中止。 5.存储器生长堆栈可分为哪几种？各有什么特点？ 4种，满递增堆栈，满递减堆栈，空递增堆栈，空递减堆栈。 6.简述存储器系统层次结构及特点。 答：层次结构：包括Ｃａｃｈｅ，主存储器和辅助存储器 特点： 7.简述I2S总线接口的启动与停止过程。 通过I2S控制寄存器IISCON控制，当控制寄存器IISCON的地址为0=I2S禁止（停止）； 当控制寄存器IISCON的地址为1=I2S允许（开始）。 8.简述ARM系统中的中断处理过程。 中断处理过程包括：中断请求、中断排队或中断判优、中断响应、中断处理和中断返回 9.ARM微处理器支持哪几种运行模式？各运行模式有什么特点？ User：用户模式。绝大部分的任务执行都在这种操作模式下，此为正常的程序执行 模式。 FIQ：快速中断模式。支持数据传送或通道处理。 IRQ：普通中断模式。用于一半中断处理。 Supervisor：管理模式。一种操作系统受保护的方式。 Abort：中止模式。在访问数据中止后或指令预取中止后进入中止方式。 System：系统模式。是操作系统一种特权级的用户方式。 Undef：未定义模式。当执行未定义指令时会进入这种操作模式。
一．FX2特性介绍 1．1介绍 Cypress Semiconductor公司的EZ－USB FX2是世界上第一款集成USB2.0的微处理器，它集成了USB2.0收发器、SIE（串行接口引擎）、增强的8051微控制器和可编程的外围接口。FX2这种独创性结构可使数据传输率达到56Mbytes/s，即USB2.0允许的最大带宽。在FX2中，智能SIE可以硬件处理许多USB1.1和USB2.0协议，从而减少了开发时间和确保了USB的兼容性。GPIF（General Programmable Interface）和主/从端点FIFO（8位或16位数据总线）为ATA、UTOPIA、EPP、PCMCIA和DSP等提供了简单和无缝连接接口。1．2结构 CY7C68013结构图如图1所示。它有三种封装形式：56SSOP，100TQFP和128TQFP。 1．3特征： ★内嵌480MBit/s的收发器，锁相环PLL，串行接口引擎SIE——集成了整个USB 2.0协议的物理层。 ★为适应USB 2.0的480MBit/s的速率，FIFO端点可配置成2，3，4个缓冲区。 ★内嵌可工作在48MHz的增强型8051，它具有以下特征：
- 具有256Byte的寄存器空间，两个串口，三个定时器，两个数据指针。 - 四个机器周期（工作在48MHz下时为83.3ns）即组成一个指令周期。 - 特殊功能寄存器（包括I/O口控制寄存器）可高速访问。 - 应用USB向量中断，具有极短的ISR响应时间。 - 只用作USB事务管理，控制，不参与数据传输，较好地解决了USB高速模式的带宽问题。 ★“软配置”——USB固件可由USB总线下载，片上不需集成ROM。 ★拥有四个FIFO接口，可工作在内部或外部时钟下。端点和FIFO接口的应用使外部逻辑和USB总线可高速连接。 ★内嵌通用可编程接口GPIF，它是一个状态机，可充当主控制器，提供外部逻辑和USB总线的“无胶粘贴”。 ★一种单片USB 2.0外设解决方案，不需要外部的协议物理层，FX2把所有的功能集成在一个芯片上。
异步FIFO的实现方式 实验目的 本次实验介绍一种异步FIFO的实现方式。使用FIFO存储器可以在两个不同时钟系统之间快速而方便的传输数据。另外，在网络接口，图像处理等方面异步FIFO存储器也得到了广泛的应用。因此，异步FIFO存储器具有较大的研究和应用价值。 异步FIFO的介绍和整体结构 异步FIFO(First In First Out)存储器是指向FIFO缓冲器中写入数据的时钟域和从FIFO缓冲器中读取数据的时钟域是不同的，这两个时钟之间没有必然的因果关系。异步FIFO是一种先进先出的电路，使用在异步时钟域数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，所以数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO存储器便成为一个难点。 异步FIFO的一般结构如图1所示，都是由一个读时钟域电路、一个写时钟域电路和一个双端口的RAM来构成的。异步FIFO与同步FIFO所做的工作是相同的，都是在写信号有效时写数据到RAM中，在读信号有效时把数据从RAM中读出，所以对于中间部分的RAM 设计是比较简单的。另外，读电路和写电路单独实现起来也是比较容易的，只需要按照同步FIFO的工作情况，如果没有写满或读空的状态时每写一个数据就把写地址加1,每读一个数据就把读地址减1。设计难点在于两个时钟域的交叠部分:满、空状态的产生，这也是设计的重点。
图1 异步FIFO结构 针对这个问题，先从对亚稳态的处理开始介绍 亚稳态的处理 一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态、并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。亚稳态发生的原因是由于在同步系统中，如果触发器的建立时间或保持时间不满足，就可能产生亚稳态，此时触发器输出端Q在亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态，逻辑误判有可能通过电路的特殊设计减轻危害(如本设计中将使用的Gray码计数器)，而亚稳态的传播则扩大了故障面，难以处理。 在数字集成电路中寄存器要满足建立时间和保持时间。建立时间是在时钟翻转之前数据输入必须有效的时间，保持时间是在时钟沿之后数据输出必须仍然有效的时间。当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q的值是不确定的，并且在未知的时刻会固定到高电平或低电平。此时寄存器进入了亚稳态(Metastability)。解决这一问题的最简单方法是使用同步器，使得在另一个时钟域采样时信号足够稳定。 同步器的设计本身就是一个比较麻烦的问题，本次设计中也不深入讨论一些细节性的问题，直接采用两级采样的同步器，避免了使用一级同步器仍可能出现亚稳态的情况。每个这样的同步器都具有一个等于时钟周期的等待时间。这种同步器可以把一些亚稳态的值同步为确定值，但并不一定是正确值，同时有一些亚稳态也还是无法稳定成确切值的，这种情况称为同步出错。由于同步出错的随机性，很难对它们进行跟踪。如果想进一步降低亚稳态出现的概率、可以再増加同步器的级数，但是太多的同步器会使系统的性能下降，所以系统中不会用太多的同步器，一般使用两个同步器已经足够。 空满状态的判断 之所以在前面介绍了亚稳态的问题，是因为这是判断满状态或空状态无法回避的一个问题。因为读电路在读控制时维持一个地址指针，写电路在写控制时维持一个地址指针，简单来说，这两个地址指针直接一比较，就能得到空满的判断结果，但是实际操作起来非常麻烦。例如对于满状态来说，这是写入电路所关心的状态，因为满状态下不能继续写入数据，但是空状态对于写电路没有影响。如果写入电路要判断当前FIFO是否为满，就需要把写电路自身维持的写指针和读电路维持的读指针做比较，这个读指针就需要送入写电路中，此时就发生了穿过时钟域的问题，也就是说，读指针要从读时钟域同步到写时钟域，然后参与判断，此时就需要前面介绍的同步器。同样，对于空状态来说，这是读出电路所关心的状态，也是由读电路来维持的，因为空状态下再读数就会得到错误的数据，但是满状态下读数是没有影响的。如果读电路要判断当前FIFO是否为空，就需要把写时钟域中的写指针取到读时钟域来，和读时钟域的读指针进行比较得出是否是空状态，同样跨越了时钟域。在跨时钟域系统中希望出现错误的概率越低越好，此时格雷码无疑是最好的一个选择。格雷码属于可靠性编码，是一种误差最小化的编码，它大大减少了由一个状态到下一个状态时电路混淆。由这种编码相邻的两个码组之间只有一位不同，和其他编码同时改变2位和多位的情况相比更为可靠。表1所示是格雷码与二进制码的对应关系。
关于 ALTERA 提供的 FIFO 核使用原理（转）
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2010-12-18 16:01
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ALTERA 提供了 LPM_FIFO 参数宏模块，可以在代码中例化使用。 FIFO 有两种工作模式：（1）SCFIFO，（2）DCFIFO 其中 SCFIFO 指读写用一个时钟进行同步，可以支持同时读写的功能。 其中 DCFIFO 指读写使用不同的时钟进行同步，这在设计多时钟系统中相当有用，可用于 不同时钟同步信号之间的同步调整。 首先看看 DCFIFO 模式下的几个比较重要的信号： [A]在写端，主要有以下几个信号： (1) data[n-1:0]：写入数据信号总线； (2) wrreq：写入请求信号，高有效 (2) wrclk：写入同步时钟； (3) wrfull, wrempty：用于指示写端 FIFO 为空或者满的状态； (4) wrusedw[log2(SIZE_FIFO)-1:0] ：写入的数据个数，按写入个数递增； 上述信号都与写入时钟 srclk 同步； [B]在读端，主要有以下几个信号： (1) q[n-1:0]：读取数据信号总线； (2) rdreq：读取请求/确认信号，高有效 (2) rdclk：读取同步时钟；
(3) rdfull, rdempty：用于指示读端 FIFO 为空或者满的状态； (4) rdusedw[log2(SIZE_FIFO)-1:0] ：读取的数据个数，按读取顺序递减； FIFO 主要有两种工作模式： (1) Legacy mode(Legacy synchronous FIFO mode ) (2) Show-ahead mode(Show-ahead synchronous FIFO mode) 其中： 在 Legacy mode， 读端的 rdreq 信号作为读取 FIFO 的请求信号(REQ)， 读取数据在 rdreq 置位后的第二个时钟周期有效。 在 Show-ahead mode，读端的 rdreq 信号作为读取 FIFO 的确认信号(ACK)，读取数据 在 rdreq 置位后立即有效，不要额外的读取周期。 下面分别给出 Legacy mode 和 Show-ahead mode 的读写时序： [A] Legacy mode
[B] Show-ahead mode
由上述时序可以看出两种模式的区别。 值得注意的是： 读端在读取数据的时候，必须等待写端数据准备好，即 rdempty 为低之后开始读取数据， 为高期间表明 FIFO 状态为空，写端写入数据未有效。 相应的在写端如果 wrfull 为高，则表明 FIFO 状态以满，不能再写入数据，此时写入的数 据无效。
TD-SCDMA室内分布系统规划 （一）TD室内分布系统特点 ◆室内不使用智能天线，系统覆盖、容量和质量均受到影响，采用小功率多天线方式 ◆公共信道和业务信道的覆盖分开考虑 ◆不同的时隙配置支持不对称数据业务，实现语音与数据业务的最优配置 ◆工作频段高，损耗大，信号室内传播能力差，深层覆盖难度加大 ◆在室内区域向室外移动时，不能采用接力切换，而只能选择硬切换（？？） ◆对于的时延控制，一般要求小区路径的最大允许时延为75us（如何计算覆盖半径11.25KM） ◆采用了上行同步技术，对直放站和干放的技术要求提高 （二）TD室内分布系统面临问题 ◆原有室内分布系统天线、馈线是否兼容TD-SCDMA信号（主要是2300～2400 MHz频段） ◆引入TD-SCDMA信源，原室内分布系统合路是否兼容TD-SCDMA信号 ◆TD-SCDMA链路预算，在考虑到GSM与TD-SCDMA射频信号线缆损耗和覆盖差异的情况下，使 TD-SCDMA与GSM在不同业务下的覆盖范围如何可能保持一致 ◆室内分布系统的信号泄漏对室外基站覆盖的影响 ◆功率匹配问题。多系统共用一个分布系统要求功率匹配，包括信号源输出功率匹配；不同频段的信号在分 布系统中由于传输损耗不同产生的影响；边缘覆盖场强的不同要求；不同频段的无线电波空中损耗不同而产生的影响等 ◆系统间干扰及隔离要求。GSM900、DCS1800、TD-SCDMA三种信号合路时，杂散干扰、阻塞干扰、互 调干扰等系统间干扰及隔离要求必须满足 （三）室内分布规划总体原则 ◆TD-SCDMA 室内分布系统建设以改造现有室内分布系统为主，新建室内分布系统为辅。应充分利用原有 分布系统资源，同时解决器件老化、需求变化、覆盖不足等新情况。新建TD 分布系统应考虑和GSM、WLAN 系统共用。 ◆TD-SCDMA 室内分布系统改造应确保原有GSM 网络正常运行，并为后续优化设计留有余地。多系统共 存时系统间隔离度应满足要求，避免系统间的相互干扰。 ◆TD-SCDMA室内分布系统信号源主要采用宏蜂窝、微蜂窝、RRU等设备。 （四）室分覆盖场景 以用户满意度为衡量标准，制定不同的质量目标，以下对几种典型应用场景的室内覆盖策略进行制定规划原则 ◆机场、车站、码头类应用场景：此特征是人流量较大，话务密度高，相对较为空旷，室外基站可以部分覆 盖到室内，因此室外覆盖与室内覆盖应统一考虑，室内分布系统主要对室外基站的盲点和话务热点区域进行补充覆盖，室外宏基站可以直接或通过RRU间接，分配出1个或多个小区作为室内分布的信号源，这可以保证室内-室外的用户切换为更软切换。数据业务在总的业务中占的比重相对较高，其中候机大厅、VIP 候机厅要保证数据业务的覆盖 ◆会展中心、会议中心、体育场馆类应用场景：此类应用场景一般为城市的标志性建筑，为扩大3G业务的社
异 步 FIFO 结 构 （第一部分） 作者：Vijay A.Nebhrajani 翻译：Adam Luo 2006年7月 设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。 一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到，但它为更多的复杂设计搭建一个平台，这是非常有用的。然后再从特例推广到更为普通的FIFO，该系列文章包括以下内容： 1．单时钟结构 2．双时钟结构——双钟结构1 3．双时钟结构——双钟结构2 4．双时钟结构——双钟结构3 5．脉冲模式FIFO
单时钟FIFO特例 FIFO有很多种结构，包括波浪型（ripple）FIFO，移位寄存器型以及其他一些我们并不关心的结构类型。我们将集中讨论包含RAM存储器的结构类型。其结构如图1所示。 通过分析，我们看到图中有一个具有独立的读端口和独立的写端口的RAM 存储器。这样选择是为了分析方便。如果是一个单端口的存储器，还应包含一个仲裁器保证同一时刻只能进行一项操作（读或写），我们选择双口RAM（无需真正的双口RAM，因为我们只是希望有一个简单的相互独立的读写端口）是因为这些实例非常接近实际情况。 读、写端口拥有又两个计数器产生的宽度为log2(array_size)的互相独立的读、写地址。数据宽度是一个非常重要的参数将在在稍后的结构选择时予以介绍，而现在我们不必过分的关心它。为了一致，我们称这些计数器为“读指针”（read pointer）和“写指针”（write pointer）。写指针指向下一个将要写入的位置，读指针指向下一个将要读取的位置。每次写操作使写指针加1，读操作使读指针加1。 我们看到最下面的模块为“状态”(stauts) 模块。这个模块的任务实给FIFO 提供“空”（empty）和“满”（full）信号。这些信号告诉外部电路FIFO已经达到了临界条件：如果出现“满”信号，那么FIFO为写操作的临界状态，如果出现“空”信号，则FIFO为读操作的临界状态。写操作的临界状态（“full is active”）表示FIFO已经没有空间来存储更多的数据，读操作的临界表示FIFO没有更多
1、什么是嵌入式系统 以应用为中心,以计算机技术为基础,软硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。 2、嵌入式微处理器一般就具备那些特点 （1）対实时多任务有很强的支持能力 （2）具有功能很强的存储区保护功能 （3）具有可扩展的处理器结构 （4）嵌入式微处理器功耗很低 3、什么是中间层 介于硬件层和软件层之间，将硬件的细节进行屏蔽，便于操作系统调用，因此成为中间层，又称硬件抽象层或板级支持包。 4、简述冯诺依曼体系结构和哈佛体系结构的定义与不同。 冯.诺依曼体系结构又称普林斯顿体系结构，是一种将程序指令存储器和数据存储器合并在一起的存储器结构。处理器经由同一总线输出来访问程序和数据存储器，程序和数据宽度相同。 哈佛体系结构是一种将程序指令存储和数据存储分开的存储结构，目的是为了减轻程序运行时的访存瓶颈。哈佛结构的微处理器通常具有较高的执行效率。 5嵌入式处理器按体系结构分为那几类，分别简答介绍 冯。诺依曼体系结构和哈佛体系结构。 6.嵌入式处理器按指令类型可以分为哪几类分别简要介绍。 复杂指令集（CISC）处理器和精简指令集（RISC）处理器 CISC：微处理器除向程序员提供类似各种寄存器和机器指令的功能外，还通过预存于制度存储器（ROM）中的微程序来实现及其强的功能，处理器在分析每一条指令之后执行一系列初级指令运算来完成所需功能。这种设计形式被称为CISC结构 特点：（1）指令格式不固定，指令长度不一致，操作数可多可少 （2）寻址方式复杂多样，以利于程序编写 （3）采用微程序结构，执行每条指令均需一个微指令序列 （4）每条指令需要若干个机器周期才能完成，指令越复杂，花费IE机器周期越多。RISC：指令系统中应当只包含哪些使用频率很高的少量指令，并提供一些必要的指令以支持操作系统和高级语言。 特点：（1）指令数目少，在通道中只包含最有用的指令 （2）执行时间短，确保数据通道快速执行每一条指令 （3）使CPU硬件结构设计更为简单 （4）每条指令都采用标准字长。 7.嵌入式软件体系结构有哪几种类型，优缺点如何 4种，分别是轮转结构、带中断的轮转结构、函数队列调度结构和实时操作系统结构。 轮转结构： 优点：结构简单，没有中断，没有共享数据，无需考虑延迟时间。 缺点：（1）如果一个设备需要比微处理器在最坏情况下完成一个循环的时间更短的响应时间，那么这个系统将无法工作。 （2）即使所要求的响应时间不是绝对的截止时间，当有冗长的处理时系统也会工作得不好。（3）这种结构很脆弱。 带中断的轮转结构： 优点：可对优先级进行更多的控制，中断程序可以获得很快的响应。
FIFO： 一、先入先出队列(First Input First Output，FIFO)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。 1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 2．什么情况下用FIFO？ FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD数据采集，另一端时计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。 3．FIFO的一些重要参数 FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等，FIFO的宽度在单片成品IC中是固定的，也有可选择的，如果用FPGA自己实现一个FIFO，其数据位，也就是宽度是可以自己定义的。 FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽度为N）。如一个8位的FIFO，若深度为8，它可以存储8个8位的数据，深度为12 ，就可以存储12个8位的数据，FIFO的深度可大可小，个人认为FIFO深度的计算并无一个固定的公式。在FIFO实际工作中，其数据的满/空标志可以控制数据的继续写入或读出。在一个具体的应用中也不可能由一些参数算数精确的所需FIFO深度为多少，这在写速度大于读速度的理想状态下是可行的，但在实际中用到的FIFO深度往往要大于计算值。一般来说根据电路的具体情况，在兼顾系统性能和FIFO成本的情况下估算一个大概的宽度和深度就可以了。而对于写速度慢于读速度的应用，FIFO的深度要根据读出的数据结构和读出数据的由那些具体的要求来确定。 满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出（overflow）。 空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出（underflow）。 读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。 写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。 读指针：指向下一个读出地址。读完后自动加1。 写指针：指向下一个要写入的地址的，写完自动加1。 读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。 4．FIFO的分类
一、简答题 1.简要说明嵌入式系统的硬件组成和软件组成。 答:硬件组成：微处理器，存储器，输入设备和输出设备。 软件组成：操作系统，文件系统，图形用户接口，网络系统，通用组建模块。 2.S3C2410A的AHB总线上连接了那些控制器？APB总线上连接了那些部件？ AHB：LCD控制器，LCD DMA，总线控制器，USB主控制器，中断控制器，ExtMaster，电源管理，Nandflash控制器，储存器控制器。 APB：通用异步收发器，内部集成电路总线（IIC），USB设备控制器，集成电路内部 声音总线（IIS），MMC/SD/SDIO主控制器，通用I/O端口（GPIO），看门狗定时器（WDT），定时时钟（RTC），总线控制器，A/D转换器，串行外设接口，定时器/脉宽调制。 3.ARM体系结构支持几种类型的异常，并说明其异常处理模式和优先级状态？ 答，支持7种类型的异常 异常处理过程：（进入异常）PC→LR，CPRS→SPSR，设置CPSR的运行模式位，跳转 到相应的异常处理程序，（异常返回）LR→PC，SPSR→CPSR，若在进入异常处理时 设置中断禁止位，要在此清楚，复位异常处理程序不需要返回。 Reset＞数据中指＞快速中断请求（ＦＩＱ）＞中断请求（IRQ）＞指令预取中止＞ 未定义指令和软件中止。 4.简述I2S总线接口的启动与停止过程。 通过I2S控制寄存器IISCON控制，当控制寄存器IISCON的地址为0=I2S禁止（停止）； 当控制寄存器IISCON的地址为1=I2S允许（开始）。 5.简述ARM系统中的中断处理过程。 中断处理过程包括：中断请求、中断排队或中断判优、中断响应、中断处理和中断返回 6.ARM微处理器支持哪几种运行模式？各运行模式有什么特点？ User：用户模式。绝大部分的任务执行都在这种操作模式下，此为正常的程序执行 模式。 FIQ：快速中断模式。支持数据传送或通道处理。 IRQ：普通中断模式。用于一般中断处理。 Supervisor：管理模式。一种操作系统受保护的方式。 Abort：中止模式。在访问数据中止后或指令预取中止后进入中止方式。 System：系统模式。是操作系统一种特权级的用户方式。 Undef：未定义模式。当执行未定义指令时会进入这种操作模式。 7.当PCLK=66.5MHz时，选择不同的时钟分频（1/2、1/4、1/8、1/16）输入，分别计算 定时器最小分辨率、最大分辨率及最大定时区间。 答：最小分辨率：定时器输入时钟频率=ＰＣＬＫ／{ｐｒｅｓｃａｌｅｒ＋１}／{ｄ ｉｖｉｄｅｒ值}＝６６.5/{0+1}/{2}=33.2500(MHz) 一个计数脉冲时间=1/33.2500MHz=0.0300(us) 最大分辨率：定时器输入时钟频率=PCLK/｛255+1｝/{2}=66.5/256/2=129.8828 一个计数脉冲的时间=1/129.8828=7.6992（us） 最大定时区间：由于TCNTBn=65535，计数到0共65536个计数脉冲， 所以65536*7.6992=0.5045（sec）。
FIFO与DMA 分类：嵌入式系统硬件2009-12-23 21:46 3607人阅读评论(1) 收藏举报存储access工作 FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个存储器的输入口，另一个口是存储器的输出口。主要有三个方面的作用：1）对连续的数据流进行缓存，防止在进机和存储操作时丢失数据；2）数据集中起来进行进机和存储，可避免频繁的总线操作，减轻CPU的负担；3）允许系统进行DMA操作，提高数据的传输速度。这是至关重要的一点，如果不采用DMA操作，数据传输将达不到传输要求，而且大大增加CPU的负担，无法同时完成数据的存储工作。 DMA的英文拼写是“Direct Memory Access”，汉语的意思就是直接内存访问，是一种不经过CPU而直接从内存存取数据的数据交换模式。PIO模式下硬盘和内存之间的数据传输是由CPU来控制的；而在DMA模式下，CPU只须向DMA控制器下达指令，让DMA控制器来处理数的传送，数据传送完毕再把信息反馈给CPU，这样就很大程度上减轻了CPU 资源占有率。 DMA 传送方式的优先级高于程序中断，两者的区别主要表现在对CPU的干扰程度不同。中断请求不但使CPU停下来，而且要CPU执行中断服务程序为中断请求服务，这个请求包括了对断点和现场的处理以及CPU与外设的传送，所以CPU付出了很多的代价；DMA请求仅仅使CPU暂停一下，不需要对断点和现场的处理，并且是由DMA控制外设与主存之间的数据传送，无需CPU的干预，DMA只是借用了一点CPU的时间而已。还有一个区别就是，CPU对这两个请求的响应时间不同，对中断请求一般都在执行完一条指令的时钟周期末尾响应，而对DMA的请求，由于考虑它的高效性，CPU在每条指令执行的各个阶段之中都可以让给DMA使用，是立即响应。
一.什么是室内分布系统？ 室内分布是针对室内用户群、用于改善建筑物内移动通信环 境的一种的解决方案，近几年在全国各地的移动通信运营商中得到了广泛应用。 室内分布系统其原理是利用室内天线分布系统将移动基站的信号均匀分布在室内每个角落，从而保证室内区域拥有理想的信号覆盖。 室内分布系统的建设，可以较为全面地改善建筑物内的通话质量，提高移动电话接通率，开辟出高质量的室内移动通信区域，从整体上提高移动网络的服务水平。 随着城市里移动用户的飞速增加以及高层建筑越来越多，话务密度和覆盖要求也不断上升。这些建筑物规模大、质量好，对移动电话信号有很强的屏蔽作用。在大型建筑物的低层、地下商场、地下停车场等环境下，移动通信信号弱，手机无法正常使用，形成了移动通信的盲区和阴影区；在中间楼层，由于来自周围不同基站信号的重叠，产生乒乓效应，手机频繁切换，甚至掉话，严重影响了手机的正常使用；在建筑物的高层，由于受基站天线的高度限制，无法正常覆盖，也是移动通信的盲区。另外，在有些建筑物内，虽然手机能够正常通话，但是用户密度大，基站信道拥挤，手机上线困难。 特别是移动通信的网络覆盖、容量、质量是运营商获取竞争优势的关键因素。网络覆盖、网络容量、网络质量从根本上体现了移动网络的服务水平，是所有移动网络优化工作的主题。 室内覆盖系统正是在这种背景之下产生的。总之，进行室内覆盖系统建设的 直接理由是：室内移动通信环境有太多需要完善的地方；覆盖方面，由于建筑物自身的屏蔽和吸收作用，造成了无线电波较大的传输衰耗，形成了移动信号的弱场强区甚至盲区； 容量方面，建筑物诸如大型购物商场、会议中心，由于移动电话使用密度过
FIFO方式 采用FIFO方式时，信息被以所收到的次序进行传输。 表示信息存储的一种数据结构，含义是先进入的对象先取出。队列（Queue ）就是基于这种性质实现的。 FIFO( First In First Out)简单说就是指先进先出。由于微电子技术的飞速发展，新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。作为一种新型大规模集成电路，FIFO芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。 在系统设计中，以增加数据传输率、处理大量数据流、匹配具有不同传输率的系统为目的而广泛使用FIFO存储器，从而提高了系统性能。FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个存储器的输入口，另一个口是存储器的输出口。对于单片FIFO来说，主要有两种结构：触发导向结构和零导向传输结构。触发导向传输结构的FIFO是由寄存器阵列构成的，零导向传输结构的FIFO是由具有读和写地址指针的双口RAM构成。 FIFO存储器是系统的缓冲环节，如果没有FIFO存储器，整个系统就不可能正常工作，它主要有几方面的功能： 1）对连续的数据流进行缓存，防止在进机和存储操作时丢失数据； 2）数据集中起来进行进机和存储，可避免频繁的总线操作，减轻CPU的负担； 3）允许系统进行DMA操作，提高数据的传输速度。这是至关重要的一点，如果不采用DMA操作，数据传输将达不到传输要求，而且大大增加CPU的负担，无法同时完成数据的存储工作。 因此，选择合适的存储芯片对于提高系统性能很重要，在以往的设计中经常采用的是“乒乓型”存储方式，这种方式就是采用两片存储器，数据首先进入其中一片，当数据满时再让数据进入第二片存储器，同时通过逻辑控制，将第一片存储器中的数据取走，以此类推，两片轮流对数据进行缓存。这种方式有着较明显的缺点，首先是控制复杂，要有专门的逻辑来维护这种轮流机制;其次，数据流的流向要不断变化，限制了数据流的速率，还容易产生干扰。从数据传输上说，缓存芯片容量越大，对后续时序要求就越低，可减少总线操作的频次；但从数据存储上说，就意味着需要开辟更大的内存空间来进行进行缓冲，会增加计算机的内存开销，而且容量越大，成本也越高。因此，在综合考虑系统性能和成本的基础上，选择满足系统需要的芯片即可。
STM32F2中DMA 的FIFO 模式 问题问题：： 该问题由某客户提出，发生在 STM32STM32F205VE F205VE F205VET6 T6 器件上。据其工程师讲述：使用STM32F205的DMA 对USART 的接收进行处理的时候，发现如下现象：如果发送端发送10个字节，程序可以正常接收到数据，通过DMA_GetCurrDataCounter(USARTx_RX_DMA_STREAM)获取的数据长度以及程序中数据接收缓冲区中的数据均是正常的；但是如果发送端只发送9个字节，程序就无法正常接收到数据，通过DMA_GetCurrDataCounter(USARTx_RX_DMA_STREAM)获取的数据长度是正确的，但是在程序中数据接收缓冲区却没有数据，全为0x00。不解，所以提出帮忙分析。 调研调研：： 检查客户的DMA 配置程序，配置如下： DMA_InitStructure.DMA_Channel = USARTx_RX_DMA_CHANNEL; DMA_InitStructure.DMA_Memory0BaseAddr = (uint32_t)RcvBuffer; DMA_InitStructure.DMA_PeripheralBaseAddr = USARTx_DR_ADDRESS; DMA_InitStructure.DMA_DIR = DMA_DIR_PeripheralToMemory; DMA_InitStructure.DMA_BufferSize = BUFFERSIZE; DMA_InitStructure.DMA_PeripheralInc = DMA_PeripheralInc_Disable; DMA_InitStructure.DMA_MemoryInc = DMA_MemoryInc_Enable; DMA_InitStructure.DMA_PeripheralDataSize = DMA_PeripheralDataSize_Byte; DMA_InitStructure.DMA_MemoryDataSize = DMA_MemoryDataSize_Byte; DMA_InitStructure.DMA_Mode = DMA_Mode_Normal; DMA_InitStructure.DMA_Priority = DMA_Priority_VeryHigh; DMA_InitStructure.DMA_FIFOMode = DMA_FIFOMode_Enable; DMA_InitStructure.DMA_FIFOThreshold = DMA_FIFOThreshold_Full; DMA_InitStructure.DMA_MemoryBurst = DMA_MemoryBurst_Single; DMA_InitStructure.DMA_PeripheralBurst = DMA_PeripheralBurst_Single; 其中，BUFFERSIZE = 10。客户的目的就是使用DMA 从USARTx 的接收数据寄存器中取值，放入RcvBuffer 这个数组中，这个数组共有10个字节。 uint16_t DMA_GetCurrDataCounter(DMA_Stream_TypeDef* DMAy_Streamx) 函数用来返回当前DMA 数据流剩下的数据单元个数。用户通过使用BUFFERSIZE 减去DMA_GetCurrDataCounter 返回的值来判断已经发送的数据单元个数。 运行程序，验证一下结果，现象如客户所述：如果发送端发送10个字节，程序可以正常接收到数据，通过DMA_GetCurrDataCounter(USARTx_RX_DMA_STREAM)获取的数据长度以及程序中数据接收缓冲区中的数据均是正常的；但是如果发送端只发送9个字节，程序就无法正常接收到数据，通过 DMA_GetCurrDataCounter(USARTx_RX_DMA_STREAM)获取的数据长度是正确的，但是在程序中数据接收缓冲区却没有数据，全为0x00。