1、隐埋层杂质的选择原则；
①杂质固溶度大，以使集电极串联电阻降低；
②高温时在硅中的扩散系数要小，以减小外延时隐埋层杂质上推到外延层的距离；
③与硅衬底晶格匹配好，以较小应力因此最理想的隐埋层杂质是砷（As）
2、外延层厚度包括哪几个部分，公式里的四项分别指什么？
延层厚度应满足 Tepi>Xjc+Xmc+TBL-up+Tepi-ox
集区扩散结深Xjc 、集电极耗尽区宽度Xmc、埋层扩散上推距离TBL-up和为外延淀积后各道工序生成的氧化层所消耗的外延层的厚度tepi-ox;
3、双极集成电路工艺中的七次光刻和四次扩散分别指什么？
七次光刻：N+隐埋层扩散孔光刻；P+隔离扩散孔光刻；P型基区扩散孔光刻；N+发射区扩散孔光刻；引线接触孔光刻；金属化内连线光刻；压焊块光刻；
四次扩散：隐埋层扩散；P型隔离扩散；P型基区扩散；N+发射区扩散；
4、集成和分立的双极型晶体管结构上有何区别？
在pn结隔离工艺中，典型NPN集成晶体管的结构是四层三结构，（NPN管高浓度N型扩散发射区，NPN管P型扩散基区，n型外延层（PNP管集电极），p型衬底 EB结BC结CS结）而分立的是三层二结结构
5、扩散电阻最小条宽的确定原则；（P58）
①设计规则决定的最小扩散条宽Wmin
②工艺水平和电阻精度要求所决定的最小电阻条宽Wr，min
③流经电阻的最大电流决定W r，min
分析了对电阻最小条宽的三种限制，在设计扩散电阻的最小条宽时应取其中最大的一个
6、SBD与普通二极管的相比，有哪些特点？
①SDB的正向导通压降Uth小;
②小注入时SDB是多子导电器件，改变电压时，响应速度快；
③SBD的反向饱和电流Ids大;
④SDB正向电压温度系数小；
7、集成电阻器和电容器的优缺点；（P55）
优点：元件间的匹配及温度跟踪好
缺点：①精度低，绝对误差大；③可制作范围有限，不能太大，也不能太小；
②温度系数较大；④占用的芯片面积大，成本高；
11、横向PNP管的直流电流放大倍数小的原因；(P31-34)
①存在纵向PNP的影响
A.在图形设计上减少发射区面积与周长之比
B在工艺上可采用增大结深及采用埋层工艺等方法
②横向PNP管本身结构上的限制
A.其横向平均基区宽度不可能做得太小
B.发射极注入效率低
C.表面复合影响大
12、减小NPN晶体管中的集电极串联电阻r CS的方法；（P24）
①在工艺设计上，采用加埋层的方法以减小rcs ，在满足工作电压要求情况下减小外延层电阻率和厚度，采用深N+集电极接触扩散以减小rcs。
②在版图设计上，电极顺序采用BEC排列来减小L EC，以减小rc2 ，采用双集电极或马蹄形集电极图形减小rc2，但芯片面积及寄生电容增大了。
13、衬底PNP 的特点；（P37）
①纵向PNP 管的C 区为整个电路的公共衬底，直流接最负电位，交流接地。适用范围有限，只能用作集电极接最负电位的射极跟随器。
②晶体管作用发生在纵向，各结面较平坦，发射区面积可以做得较大，工作电流比横向PNP 大。
③ 因为衬底作集电区，所以不存在有源寄生效应，故可以不用埋层。
④外延层作基区，基区宽度较大，且硼扩散p 型发射区的方块电阻较大，因此基区输运系数和发射效率较低，电流增益较低。
⑤由于一般外延层电阻率ρepi 较大，使基区串联电阻较大。
14、集成二极管中最常用的是哪两种，具体什么特点？（P40）
①集成齐纳二极管：反向工作的BC 短接二极管，没有寄生PNP 效应，且储存时间最短，正向压降低；
②次表面齐纳管：单独BC 结二极管，不需要发射结，面积可以做得很小，结电容小，开关时间短，正向压降也很低，且击穿电压高
15、SCT 的工作特点？（P43）
（1）当SCT 工作于正向工作区或截止区时，有（V BE >0 V BC <0或V BE <0 V BC <0）SBD 处于反偏状态，可以忽略其作用，此时SCT 相当于一般的NPN 管
（2）当SCT 工作于反向工作区或饱和区时，V BC >0，此时又可分为两种情况：
①V BC 小于SBD 的导通压降，SBD 仍未导通，所以I B ，=I B 。
②V BC 大于SBD 的导通压降，于是SBD 导通，I B 被分流，晶体管的V BC 被钳位0.45V
16、MOS 集成电路工艺中提高场开启电压的方法？（P46）
①加厚场氧化层的初始厚度，并严格控制随后加工中的腐蚀量。
②在场区注入（或扩散）与衬底同型的杂质，以提高衬底表面浓度，但掺入杂质要适当。
1. CMOS 反相器设计采用两种准则：
①对称波形设计准则； ②准对称波形准则。
3．饱和E/E 自举反相器的输出高电平比电源电压低一个开启电压；耗尽负载反相器，负
载管为耗尽型MOSFET ，其栅源短接。
4.有比反相器和无比反相器（P119）
①有比反相器在输出低电平时，驱动管和负载管同时导通，其输出低电平由驱动管的导通电阻R ON 和负载管的等效电阻R EL 的分压决定。为了保持足够低的低电平，两个等效电阻应保持一定的比值；
②无比反相器在输出低电平时，只有驱动管导通，负载管是截止的，在理想的情况下，其输出低电平等于零。
5． 什么是导电因子，其值是多少？
导电因子：L
W C k OX ???=μ21 6． CMOS 反相器三个工作区之间的关系（P122）
8.CMOS 反相器功耗的组成？（P129）
由动态功耗P D 和静态功耗Ps 组成；
①动态功耗：开关瞬态电流造成的功耗P A 负载电容的充电和放电造成的功耗P T ； ②静态功耗：反向漏电流造成的功耗；
9.噪声容限是指与输入输出特性密切相关的参数.通常用低噪声容限和高噪声容限来确定
高电平噪声容限：驱动门最小输出高
电平与接收门最小输入高电平之差的绝
对值V NMH =|V OH ，min -V IH ，min |
低电平噪声容限：驱动门最大输出低
电平与被驱动门的最大输入低电平之差
的绝对值V NML =|IL ，max -V OL ，max |
IH OH H OL
IL L V V NM V V NM -=-=
10. CE 理论：器件尺寸可以减小寄生电容
和沟道长度，从而改善电路的性能和集成
度。MOS 器件尺寸缩小后，会引入一系列
的端沟道和窄沟道效应。MOS 器件“按比
例缩小”的理论是建立在器件中的电场迁移和形状在器件尺寸缩小后保持不变的基础之上，称为恒定电场理论，简称CE 理论。（P136）
11考虑一个电阻负载反相器电路：VDD=5V ，KN`=20uA/V2 ，VT0=0.8V ，RL=200K Ω，W/L=2。计算VTC 曲线上的临界电压值（VOL 、VOH 、VIL 、VIH ）及电路的噪声容限，并评价该直流反相器的设计质量。
解：K N =K N `(W/L)=40uA/V 2 ∴K N R L =8V
-1 V in V OL =V DD -V T0+1/K N R L =0.147V V IL = V T0+1/K N R L =0.925V V IH =V T0-1/K N R L =1.97V ∴V NML =V IL -V OL =0.78V V NMH =V OH -V IH =3.03V V NML 过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号 噪声容限应至少为V DD 的1/4，即V DD =5V 时取1.25V 。 1 16.第160页表8.1 17.动态门电路解决电荷再分配的方法（p159） ①使MOS管电路中总的内部节点电容应小于一个限定的值，输出电容Co和内部电容Ci 的比值至少应为10：1，使的输出电压不可能造成下一级门的错误动作； ②如果需要一个很大的MOS管电路，可以在输出端附加一个电容； ③采用或非结构也有助于减小电荷再分配效应； ④对内部节点电容进行预充电。 19.传输门电路主要类型（p161） NMOS型、全传输门型、CMOS型、PMOS上拉管型 21.课后习题8.4和8.5 24.存储器的分类及组成（p192） 结构：存储体、地址译码器、读写电路 25.掩膜编程ROM工作原理（P194） 26.现场可编程ROM分类及其结构(P198) PROM一般采用双极型电路 分类：熔丝型PROM、结破坏（击穿型）PROM 27.各类MOS单级放大电路的特点（P260） N1 N2 U DD U i Uo ①共源放大器② E/E放大器③ E/D放大器④ MOS源跟随器 ⑤共栅放大器⑥共源共栅放大器固定栅式CMOS放大器CMOS互补放大器 ①电阻负载MOS放大器（共源放大器） 电阻作为负载元件的缺点： 高增益要求大阻值 电阻值存在很大偏差，不易控制 ②E/E放大器（二极管负载） 栅漏相接，工作在饱和区,M1、M2都工作在饱和区，M1为放大管，M2为负载管； ③ E/D放大器 负载管N2栅源短接，V GS=0，E/D放大器的增益受衬偏调制效应的影响显著，通过减小负载管的衬偏调制作用，可以获得较高增益； ④ MOS源跟随器（共漏级放大器） 具有输入阻抗高，输出阻抗低，电压增益小于近于1的特点； ⑤共栅放大器 输出与输入相同，且输入阻抗很低；输出阻抗高，故可用作电流源；高频特性好，无电容Miller效应； ⑥共源共栅（cascode）放大器 M1、M2组成共栅电路，M3为负载管，共源共栅放大器可以削弱放大管M1的电容影响，有利于展宽频带，并可以起到信号与负载的隔离作用； ⑦CMOS放大器 （1）固定栅式CMOS放大器 其中NMOS管M1为放大管，PMOS管M2为负载管，PMOS管的栅接固定电位VB，输入信号只加到NMOS管的栅源上，由于阱的隔离作用，两个MOS管的衬底可以分别接到各自的源上，因而基本上消除了因衬底效应而导致的性能退化。 （2）CMOS互补放大器 在相同工作电流下，电压增益远高于E/E、E/D放大器，输出电阻也比它们的高，而且 有两种性能相接近的互补管子，可以使许多模拟电路简化；缺点是工艺复杂、占用管芯面积较大； 28.精密匹配电流镜能达到精密匹配是由于采用以下几个措施： ①增加了T3射随器缓冲，改善了I B引入的电流传输差； ②利用R1=R2的负反馈，减小ΔV BE引入的电流差； ③为抵消I B3的影响，在T2的集电极增加射极跟随器T4，利用T4的,抵消I B3，进一步 提高了Ir和Io的对称性 29.电流镜镜像电流的计算(P272) 30.采用有源负载的放大器的优点？ ⑴有源负载的交流阻抗r AC很大，所以使每级放大器的电压增益A V提高。因而可以减少放大器的级数。简化频率补偿； ⑵有源负载的直流电阻R DC很小，所以为获得高的电压增益A V不需要很高的电源电压，因而有源负载放大器可以在低压、小电流下工作； ⑶运放采用有源负载差分输入级，可不需要额外原件，即可实现“单端化” 31.集成运放有四部分组成： 差分输入级、中间增益级、推挽输出级和各级的偏置电路 32.模拟集成电路对输出级的要求主要是： ①输出电压或输出电流幅度大，能向负载输出规定数量的功率，而且静态功耗小； ②输入阻抗高、输出阻抗低，在前级放大器和外接负载间进行隔离； ③能满足频率响应的要求； ④具有过载和短路保护 33.集成运放的版图设计过程与数字集成电路一样，也分为几个步骤： ①划分隔离区； ②元器件图形和尺寸设计（晶体管的图形尺寸；电阻的设计；电容的设计）； ③布局和布线（力求原件排列紧凑减小寄生效应影响；对要求对称的元件尽量对称；采 用热设计的方法；引出端的排列应与通用运算放大器的统一标准一致） 34.集成电路设计包括逻辑设计、电路设计、版图设计和工艺设计。通常有两种设计途径：正想设计和逆向设计。 I）正向设计流程： ①根据功能要求进行系统设计（画出框图）； ②划分成子系统进行逻辑设计； ③有逻辑图或功能块功能要求进行电路设计； ④由电路图设计版图，根据电路及现有工艺条件，经模拟验证再绘制总图； ⑤工艺设计，如原材料选择，设计工艺参数，工艺方案，确定工艺条件，工艺流程；II）逆向设计：提取横向尺寸；提取纵向尺寸；测试产品的电学参数； 《半导体集成电路》课程教学大纲 （包括《集成电路制造基础》和《集成电路原理及设计》两门课程） 集成电路制造基础课程教学大纲 课程名称：集成电路制造基础 英文名称：The Foundation of Intergrate Circuit Fabrication 课程类别：专业必修课 总学时：32 学分：2 适应对象：电子科学与技术本科学生 一、课程性质、目的与任务： 本课程为高等学校电子科学与技术专业本科生必修的一门工程技术专业课。半导体科学是一门近几十年迅猛发展起来的重要新兴学科，是计算机、雷达、通讯、电子技术、自动化技术等信息科学的基础，而半导体工艺主要讨论集成电路的制造、加工技术以及制造中涉及的原材料的制备，是现今超大规模集成电路得以实现的技术基础，与现代信息科学有着密切的联系。本课程的目的和任务：通过半导体工艺的学习，使学生掌握半导体集成电路制造技术的基本理论、基本知识、基本方法和技能，对半导体器件和半导体集成电路制造工艺及原理有一个较为完整和系统的概念，了解集成电路制造相关领域的新技术、新设备、新工艺，使学生具有一定工艺分析和设计以及解决工艺问题和提高产品质量的能力。并为后续相关课程奠定必要的理论基础，为学生今后从事半导体集成电路的生产、制造和设计打下坚实基础。 二、教学基本要求： 1、掌握硅的晶体结构特点，了解缺陷和非掺杂杂质的概念及对衬底材料的影响；了解晶体生长技术（直拉法、区熔法），在芯片加工环节中，对环境、水、气体、试剂等方面的要求；掌握硅圆片制备及规格，晶体缺陷，晶体定向、晶体研磨、抛光的概念、原理和方法及控制技术。 2、掌握SiO2结构及性质，硅的热氧化，影响氧化速率的因素，氧化缺陷，掩蔽扩散所需最小SiO2层厚度的估算；了解SiO2薄膜厚度的测量方法。 3、掌握杂质扩散机理，扩散系数和扩散方程，扩散杂质分布；了解常用扩散工艺及系统设备。 4、掌握离子注入原理、特点及应用；了解离子注入系统组成，浓度分布，注入损伤和退火。 5、掌握溅射、蒸发原理，了解系统组成，形貌及台阶覆盖问题的解决。 6、掌握硅化学汽相淀积（CVD）基本化学过程及动力学原理，了解各种不同材料、不同模式CVD方法系统原理及构造。 7、掌握外延生长的基本原理；理解外延缺陷的生成与控制方法；了解硅外延发展现状及外延参数控制技术。 8、掌握光刻工艺的原理、方法和流程，掩膜版的制造以及刻蚀技术（干法、湿法）的原理、特点，光刻技术分类；了解光刻缺陷控制和检测以及光刻工艺技术的最新动态。 9、掌握金属化原理及工艺技术方法；理解ULSI的多层布线技术对金属性能的基本要求，用Cu布线代替A1的优点、必要性；了解铝、铜、低k材料的应用。 10、掌握双极、CMOS工艺步骤；了解集成电路的隔离工艺，集成电路制造过程中质量管理基础知识、统计技术应用和生产的过程控制技术。 三、课程内容： 1、介绍超大规模集成电路制造技术的历史、发展现状、发展趋势；硅的晶体结构特点；微电子加工环境要求、单晶硅的生长技术（直拉法、区熔法）和衬底制备（硅圆片制备及规格， 半导体集成电路制造工艺 一、集成电路的定义：集成电路是指半导体集成电路，即以半导体晶片材料为主，经热氧化工艺：干氧氧化、水汽氧化、湿氧氧化加工制造，将无源元件、有源元件和互连线集成在基片内部、表面或基片之上，执行十八、根据器件要求确定氧化方法：1、高质量氧化：干氧氧化或分压氧化；2、厚某种电子功能的微型化电路。微型化电路有集成电路、厚膜电路、薄膜电路和混合层的局部氧化或场氧化：干氧（10min）+湿氧+干氧(10min)或高压氧化；3、低表面态电路等多种形式。氧化：掺氯氧化；湿氧氧化加掺氯气氛退火或分压氧化（H2O或O2+N2 或Ar 或He 等）。二、集成电路的分类：十九、热氧化过程中硅中杂质的再分布1、硅中掺磷(1)温度一定时，水汽氧化（湿氧按电路功能分类：分为以门电路为基础的数字逻辑电路和以放大器为基础的线性电氧化）导致杂质再分布程度较大，其NS/NB 大于干氧氧化；(2)同一氧化气氛下，氧化路，还有微波集成电路和光集成电路等。温度越高，磷向硅内扩散的速度越快，表面堆积现象减小，NS/NB 趋于1。2、硅中按构成集成电路基础的晶体管分类：分为双极型集成电路和MOS型集成电路两大类。掺硼(1)温度一定时，水汽氧化（湿氧氧化）导致杂质再分布程度增大，NS/NB 小前者以双极型平面晶体管为主要器件；后者以MOS场效应晶体管为基础。于干氧氧化；(2)同一氧化气氛下，氧化温度越高，硼向硅表面扩散速度加快，补三、衡量集成电路的发展 DRAM( 3*107（集成度）, 135mm2（外型尺寸）, 0.5 μm偿了表明杂质的损耗，NS/NB 趋于1。看看运动方向（特征尺寸）, 200mm （英寸）) ，二十二、热氧化过程四、摩尔定律：IC集成度每1.5 年翻一番五、集成电路的发展展望目标：集成度↑、可靠性↑、 速度↑、功耗↓、成本↓。努力方向：线宽↓、晶片直径↑、设计技术↑六、硅微电子技术发展的几个趋势：1、单片 系统集成（SoC）System on a chip Application Specific Integrated Circuit 特定用途集成电路2、整硅片集成（WSI）3、半定制电路的 设计方法4、微电子机械系统（MEMS）5、真空微电子技术七、集成电路制造中的基本工艺技术横向加工：图形的产生与转移（又称为光刻，包括曝光、显影、刻蚀等）。纵向加工：薄膜制备（蒸发、溅射、氧化、CVD 等），掺杂（热扩散、离子注入、中子嬗变等）八、补充简要说明工艺1-1 1、氧化剂扩散穿过滞留层达到SiO2 表面，其流密度为F1 。2、氧化剂扩散穿过SiO2层达到SiO2-Si界面，流密度为F2 。3、氧化剂在Si 表面与Si 反应生成SiO2 ，流密度为F3。4、反应的副产物离开界面。二十三、CVD的薄膜及技术分类化学 气相淀积（Chemical Vapor Deposition）是指单独地或综合的利用热能、辉光放电等离子体、紫外光照射、激光照射或其它形式的能源，使气态物质在固体的热表面上发生化学反应并在该表面上淀积，形成稳定的固态物质的工艺过程二十四、CVD薄膜分类：半导体集成 电路制造中所用的薄膜材料，包括介质膜、半导体膜、导体膜以及 第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能 的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周； ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作 的图进行修正，直至满足V V OL 4.0≤的条件。（CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =） 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽min R W =?你取多少? 答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头? 答：一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的 β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1 CES V =0.1～0.2V 。 答：（1）导通态（输出为低电平） V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ， 第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释 半导体集成电路型号命名法 1．集成电路的型号命名法 集成电路现行国际规定的命名法如下：（摘自《电子工程手册系列丛书》A15，《中外集成电路简明速查手册》TTL，CMOS电路以及GB3430）。 器件的型号由五部分组成，各部分符号及意义见表1。 2．集成电路的分类 集成电路是现代电子电路的重要组成部分，它具有体积小、耗电少、工作特性好等一系列优点。 概括来说，集成电路按制造工艺，可分为半导体集成电路、薄膜集成电路和由二者组合而成的混合集成电路。 按功能，可分为模拟集成电路和数字集成电路。 按集成度，可分为小规模集成电路（SSI，集成度＜10个门电路〉、中规模集成电路（MSI，集成度为10～100个门电路）、大规模集成电路（LSI，集成度为100～1000个门电路）以及超大规模集成电路（VLSI，集成度＞1000个门电路）。 按外形，又可分为圆型（金属外壳晶体管封装型，适用于大功率），扁平型（稳定性好、体积小）和双列直插型（有利于采用大规模生产技术进行焊接，因此获得广泛的应用）。 目前，已经成熟的集成逻辑技术主要有三种：TTL逻辑（晶体管－晶体管逻辑）、CMOS 逻辑（互补金属－氧化物－半导体逻辑）和ECL逻辑（发射极耦合逻辑）。 TTL逻辑：TTL逻辑于1964年由美国德克萨斯仪器公司生产，其发展速度快，系列产品多。有速度及功耗折中的标准型；有改进型、高速及低功耗的低功耗肖特基型。所有TTL 电路的输出、输入电平均是兼容的。该系列有两个常用的系列化产品， CMOS逻辑：CMOS逻辑器件的特点是功耗低，工作电源电压范围较宽，速度快（可达7MHz）。 ECL逻辑：ECL逻辑的最大特点是工作速度高。因为在ECL电路中数字逻辑电路形式采用非饱和型，消除了三极管的存储时间，大大加快了工作速度。MECL I系列产品是由美国摩托罗拉公司于1962年生产的，后来又生产了改进型的MECLⅡ，MECLⅢ型及MECL10000。 3．集成电路外引线的识别 使用集成电路前，必须认真查对和识别集成电路的引脚，确认电源、地、输入、输出及控制等相应的引脚号，以免因错接而损坏器件。引脚排列的一般规律为： 圆型集成电路：识别时，面向引脚正视。从定位销顺时针方向依次为1，2，3，4 ……。图1 集成器件俯视图 – 158 – Question Answer & PIE PIE 1. 何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？ 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍 5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。 200mm300mm 8〞12〞 集成电路的种类与用途 作者：陈建新 在电子行业，集成电路的应用非常广泛，每年都有许许多多通用或专用的集成电路被研发与生产出来，本文将对集成电路的知识作一全面的阐述。 一、集成电路的种类 集成电路的种类很多，按其功能不同可分为模拟集成电路和数字集成电路两大类。前者用来产生、放大和处理各种模拟电信号；后者则用来产生、放大和处理各种数字电信号。所谓模拟信号，是指幅度随时间连续变化的信号。例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。所谓数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。目前，在家电维修中或一般性电子制作中，所遇到的主要是模拟信号；那么，接触最多的将是模拟集成电路。 集成电路按其制作工艺不同，可分为半导体集成电路、膜集成电路和混合集成电路三类。半导体集成电路是采用半导体工艺技术，在硅基片上制作包括电阻、电容、三极管、二极管等元器件并具有某种电路功能的集成电路；膜集成电路是在玻璃或陶瓷片等绝缘物体上，以“膜”的形式制作电阻、电容等无源器件。无源元件的数值范围可以作得很宽，精度可以作得很高。但目前的技术水平尚无法用“膜”的形式制作晶体二极管、三极管等有源器件，因而使膜集成电路的应用范围受到很大的限制。在实际应用中，多半是在无源膜电路上外加半导体集成电路或分立元件的二极管、三极管等有源器件，使之构成一个整体，这便是混合集成电路。根据膜的厚薄不同，膜集成电路又分为厚膜集成电路（膜厚为1μm～10μm）和薄膜集成电路（膜厚为1μm以下）两种。在家电维修和一般性电子制作过程中遇到的主要是半导体集成电路、厚膜电路及少量的混合集成电路。 按集成度高低不同，可分为小规模、中规模、大规模及超大规模集成电路四类。对模拟集成电路，由于工艺要求较高、电路又较复杂，所以一般认为集成50个以下元器件为小规模集成电路，集成50－100个元器件为中规模集成电路， 集成电路封装概述 半导体器件有许多封装型式，从DIP、SOP、QPF、PGA、BGA到CSP再到SIP，技术指标一代比一代先进，这些都是前人根据当时的组装技术和市场需求而研制的。总体说来，它大概有三次重大的革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，极大地提高了印刷电路板上的组装密度；第二次是在上世纪90 年代球型矩正封装的出现，它不但满足了市场高引脚的需求，而且大大地改善了半导体器件的性能；晶片级封装、系统封装、芯片级封装是现在第三次革新的产物，其目的就是将封装减到最小。每一种封装都有其独特的地方，即其优点和不足之处，而所用的封装材料，封装设备，封装技术 根据其需要而有所不同。驱动半导体封装形式不断发展的动力是其价格和性能。电子产品是由半导体器件（集成电路和分立器件）、印刷线路板、导线、整机框架、外壳及显示等部分组成，其中集成电路是用来处理和控制信号，分立器件通常是信号放大，印刷线路板和导线是用来连接信号，整机框架外壳是起支撑和保护作用，显示部分是作为与人沟通的接口。所以说半导体器件是电子产品的主要和重要组成部分，在电子工业有“ 工业之米”的美称。 半导体组装技术（Assembly technology）的提高主要体现在它的封装型式（Package）不断发展。通常所指的组装（Assembly）可定义为：利用膜技术及微细连接技术将半导体芯片（chip）和框架（Lead-Frame）或基板（Substrate）或塑料薄片（Film）或印刷线路板中的导体部分连接以便引出接线引脚，并通过可塑性绝缘介质灌封固定，构成整体立体结构的工艺技术。它具有电路连接，物理支撑和保护，外场屏蔽，应力缓冲，散热，尺寸过度和标准化的作用。从三极管时代的插入式封装以及20世纪80年代的表面贴装式封装，发展到现在的模块封装，系统封装等等，前人已经研究出很多封装形式，每一种新封装形式都有可能要用到新材料，新工艺或新设备。封装的作用包括：1.物理保护。2.电器连接。3.标准规格化。 封装的分类： 1.根据材料分类，根据所用的材料来划分半导体器件封装形式有金属封装、陶瓷封装、金属-陶瓷封装和塑料封装。 2. 根据密封性分类，按封装密封性方式可分为气密性封装和树脂封装两类。 3. 根据外形、尺寸、结构分类，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装。 SiP(system in a package，封装内系统，或称系统封装)是指将不同种类的元件，通过不同技术，混载于同一封装之内，由此构成系统集成封装形式。该定义是经过不断演变，逐渐形成的，开始是在单芯片封装中加入无源元件，再到单个封装中加入多个芯片、叠层芯片以及无源器件，最后封装构成一个体系，即SiP。该定义还包括，SiP应以功能块亚系统形式做成制品，即应具备亚系统的所有组成部分和功能。 微电子封装对集成电路(IC)产品的体积、性能、可靠性质量、成本等都有重要影响，IC 成本的40％是用于封装的，而IC失效率中超过25％的失效因素源自封装。实际上，封装已成为研发高性能电子系统的关键环节及制约因素，全球领先的整合器件制造商IDM在高密度、高可靠封装技术方面秣马厉兵，封装被列入重点研发计划正处于如火如茶之中。另外，支持发展速度的硅IC应用所需的无源元件的用量也越来越大，其典 半导体集成电路课程教案 西安理工大学教案(首页) 学院(部):自动化学院系(所):电子工程系 1 课程代码 04110680 总学时:64 学时课程名称半导体集成电路学分 4 讲课:64 学时 上机: 0 学时必修课( ? ) 校级任选课( ) 课程类别实验:0 学时院级任选课( ) 学位课( ? ) 授课专业电子科学与技术授课班级电子、微电 任课教师高勇余宁梅杨媛乔世杰职称教授/副教授通过本课程的教学～要求学生全面掌握各种集成电路包括双极集成电路、MOS集成电路和Bi-CMOS电路的制造工艺～集成电路中元器件的结构、特性及各种寄生效应,学会分析双极IC、数字CMOS集成电路中的倒相器的电路特性～掌握一定的手算分析能力～熟悉版图,掌握静态逻辑、传输门教学目的逻辑及动态逻辑电路的工作原理及特点,了解触发器电路及存储器电路,和要求掌握模拟电路的基本子电路(如电流源～基准源等)的工作原理和特性～掌握基本运算放大器的性能分析和设计方法,掌握AD/DA电路的类型及工作原理～基本了解AD/DA变换器的设计方法。为后继专业课的学习、将来在集成电路领域从事科研和技术工作奠定良好的理论基础。教学的重点是帮助学生在电子技术的基础上建立半导体集成电路的概念。重点讲述集成电路的寄生效应、典型的TTL单元电路以及MOS集成电路的基本逻辑单元和逻辑功能部件，尤其是CMOS集成电路(由于现在的教学重集成电路主流工艺为CMOS集成电路)。难点在于掌握集成电路中的各种点、难点寄生效应，另外，集成电路的发展很快，很多最新发展状态在书本上找不到现成的东西，比如随着集成电路特征尺寸的减小带来 的一些其他二级效应，以及各种不同的新型电路结构各自的特点和原理分析计算。 (1)朱正涌，半导体集成电路，清华大学出版社社 (2)张延庆，半导体集成电路，上海科学技术出版社 (3)Jan M.Rabaey, Anantha Chandrakasan, etc. Digital Integrated Circuits数字集成电路设计透视(影印版.第二版)，清华大学出版社(译本:周润德译电子工业出版社) (4)蒋安平等译，数字集成电路分析与设计,深亚微米工艺，电子工业出版社 教材和参(5)王志功等译，CMOS数字集成电路-分析与设计(第三版)，电子工业出考书版社(原书名:CMOS Digital Integrated Circuits:Analysis and Design, Third Edition，作者:Sung-Mo Kang, Yusuf Leblebici[美]，McGraw-Hill出版社) (6)陈贵灿等译, 模拟CMOS集成电路设计, 西安交通大学出版社(原书 2 名:Design of Analog CMOS Integrated Circuits，作者:毕查德.拉扎维[美]，McGraw-Hill出版社) 西安理工大学教案(章节备课) 学时:2学时章节第0章绪论 通过本章内容学习～帮助学生建立半导体集成电路的概念～使学生了解并教学目的掌握集成电路的发展历史、现状和未来。明确本课程教学内容及教学目标～和要求提出课程要求。要求学生通过本章学习～能够明确学习目标。 重点:集成电路的概念～集成电路的发展规律～集成电路涵盖的知识点重点及集成电路的分类。难点难点: 集成电路的宏观发展与微观发展的关联。 教学内容: 1 集成电路 1.1 集成电路定义 芯片制造-半导体工艺教程 Microchip Fabrication ----A Practical Guide to Semicondutor Processing 目录: 第一章:半导体工业[1][2][3] 第二章:半导体材料和工艺化学品[1][2][3][4][5]第三章:晶圆制备[1][2][3] 第四章:芯片制造概述[1][2][3] 第五章:污染控制[1][2][3][4][5][6] 第六章:工艺良品率[1][2] 第七章:氧化 第八章:基本光刻工艺流程-从表面准备到曝光 第九章:基本光刻工艺流程-从曝光到最终检验 第十章:高级光刻工艺 第十一章:掺杂 第十二章:淀积 第十三章:金属淀积 第十四章:工艺和器件评估 第十五章:晶圆加工中的商务因素 第十六章:半导体器件和集成电路的形成 第十七章:集成电路的类型 第十八章:封装 附录:术语表 #1 第一章半导体工业--1 芯片制造-半导体工艺教程点击查看章节目录 by r53858 概述 本章通过历史简介，在世界经济中的重要性以及纵览重大技术的发展和其成为世界领导工业的发展趋势来介绍半导体工业。并将按照产品类型介绍主要生产阶段和解释晶体管结构与集成度水平。 目的 完成本章后您将能够： 1. 描述分立器件和集成电路的区别。 2. 说明术语“固态，” “平面工艺”，““N””型和“P”型半导体材料。 3. 列举出四个主要半导体工艺步骤。 4. 解释集成度和不同集成水平电路的工艺的含义。 5. 列举出半导体制造的主要工艺和器件发展趋势。 一个工业的诞生 电信号处理工业始于由Lee Deforest 在1906年发现的真空三极管。1真空三极管使得收音机, 电视和其它消费电子产品成为可能。它也是世界上第一台电子计算机的大脑，这台被称为电子数字集成器和计算器（ENIAC）的计算机于1947年在宾西法尼亚的摩尔工程学院进行首次演示。 这台电子计算机和现代的计算机大相径庭。它占据约1500平方英尺，重30吨，工作时产生大量的热，并需要一个小型发电站来供电，花费了1940年时的400, 000美元。ENIAC的制造用了19000个真空管和数千个电阻及电容器。 真空管有三个元件，由一个栅极和两个被其栅极分开的电极在玻璃密封的空间中构成(图1.2)。密封空间内部为真空，以防止元件烧毁并易于电子的====移动。 真空管有两个重要的电子功能，开关和放大。开关是指电子器件可接通和切断电流；放大则较为复杂，它是指电子器件可把接收到的信号放大，并保持信号原有特征的功能。 真空管有一系列的缺点。体积大，连接处易于变松导致真空泄漏、易碎、要求相对较多的电能来运行，并且元件老化很快。ENIAC 和其它基于真空管的计算机的主要缺点是由于真空管的烧毁而导致运行时间有限。 这些问题成为许多实验室寻找真空管替代品的动力，这个努力在1947年12月23曰得以实现。贝尔实验室的三位科学家演示了由半导体材料锗制成的电子放大器。 集成电路的种类和用途 在电子行业，集成电路的应用非常广泛，每年都有许许多多通用或专用的集成电路被研发与生产出来，本文将对集成电路的知识作一全面的阐述。 集成电路的种类 集成电路的种类很多，按其功能不同可分为模拟集成电路和数字集成电路两大类。前者用来产生、放大和处理各种模拟电信号；后者则用来产生、放大和处理各种数字电信号。所谓模拟信号，是指幅度随时间连续变化的信号。例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。所谓数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。目前，在家电维修中或一般性电子制作中，所遇到的主要是模拟信号；那么，接触最多的将是模拟集成电路。 集成电路按其制作工艺不同，可分为半导体集成电路、膜集成电路和混合集成电路三类。半导体集成电路是采用半导体工艺技术，在硅基片上制作包括电阻、电容、三极管、二极管等元器件并具有某种电路功能的集成电路；膜集成电路是在玻璃或陶瓷片等绝缘物体上，以“膜”的形式制作电阻、电容等无源器件。无源元件的数值范围可以作得很宽，精度可以作得很高。但目前的技术水平尚无法用“膜”的形式制作晶体二极管、三极管等有源器件，因而使膜集成电路的应用范围受到很大的限制。在实际应用中，多半是在无源膜电路上外加半导体集成电路或分立元件的二极管、三极管等有源器件，使之构成一个整体，这便是混合集成电路。根据膜的厚薄不同，膜集成电路又分为厚膜集成电路（膜厚为1μm～10μm）和薄膜集成电路（膜厚为1μm以下）两种。在家电维修和一般性电子制作过程中遇到的主要是半导体集成电路、厚膜电路及少量的混合集成电路。 按集成度高低不同，可分为小规模、中规模、大规模及超大规模集成电路四类。对模拟集成电路，由于工艺要求较高、电路又较复杂，所以一般认为集成50个以下元器件为小规模集成电路，集成50－100个元器件为中规模集成电路，集成100个以上的元器件为大规模集成电路；对数字集成电路，一般认为集成1～10等效门／片或10～100个元件／片为小规模集成电路，集成10～100个等效门／片或100～1000元件／片为中规模集成电路，集成100～10,000个等效门／片或1000～100,000个元件／片为大规模集成电路，集成10,000以上个等效门／片或100,000以上个元件／片为超大规模集成电路。 按导电类型不同，分为双极型集成电路和单极型集成电路两类。前者频率特性好，但功耗较大，而且制作工艺复杂，绝大多数模拟集成电路以及数字集成电路中的TTL、ECL、HTL、LSTTL、STTL型属于这一类。后者工作速度低，但输人阻抗高、功耗小、制作工艺简单、易于大规模集成，其主要产品为MOS型集成电路。MOS电路又分为NMOS、PMOS、CMOS型。 NMOS集成电路是在半导体硅片上，以N型沟道MOS器件构成的集成电路；参加导电的是电子。PMOS型是在半导体硅片上，以P型沟道MOS器件构成的集成电路；参加导电的是空穴。CMOS型是由NMOS晶体管和PMOS晶体管互补构成的集成电路称为互补型MOS集成电路，简写成CMOS集成电路。 除上面介绍的各类集成电路之外，现在又有许多专门用途的集成电路，称为专用集成电路。 Question & PIE Answer PIE 1. 何谓PIE? PIE 的主要工作是什幺? 答：Process Integration Engineer（工艺整合工程师）, 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片（wafer）直径为200mm , 直径为300mm硅片即12吋. 目前中芯国际现有的三个工厂采用多少mm的硅片（wafer）工艺？未来北京3.的Fab4（四厂）采用多少mm的wafer 工艺？ 答：当前1~3 厂为200mm（8 英寸）的wafer, 工艺水平已达0.13um 工艺。 未来北京厂工艺wafer 将使用300mm（12 英寸）。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数（chip）变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5 倍 5. 所谓的0.13 um 的工艺能力（technology）代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um 的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 一般的硅片（wafer）基材（substrate）可区分为N,P 两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative 元素（5 价电荷元素，例如：P、As）的硅片, P-type 的wafer 是指掺杂positive 元素（3 价电荷元素, 例如：B、 In）的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）？答：主要有四个部分：DIFF （扩散）、TF（薄膜）、PHOTO （光刻）、ETCH （刻蚀）。其中 第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。 数字集成电路的分类 数字集成电路有多种分类方法，以下是几种常用的分类方法。 1.按结构工艺分 按结构工艺分类，数字集成电路可以分为厚膜集成电路、薄膜集成电路、混合集成电路、半导体集成电路四大类。图如下所示。 世界上生产最多、使用最多的为半导体集成电路。半导体数字集成电路（以下简称数字集成电路）主要分为TTL、CMOS、ECL三大类。 ECL、TTL为双极型集成电路，构成的基本元器件为双极型半导体器件，其主要特点是速度快、负载能力强，但功耗较大、集成度较低。双极型集成电路主要有TTL(Transistor-Transistor Logic)电路、ECL(Emitter Coupled Logic)电路和I２L(Integrated Injection Logic)电路等类型。其中TTL电路的性能价格比最佳，故应用最广泛。 ECL，即发射极耦合逻辑电路，也称电流开关型逻辑电路。它是利用运放原理通过晶体管射极耦合实现的门电路。在所有数字电路中，它工作速度最高，其平均延迟时间tpd可小至1ns。这种门电路输出阻抗低，负载能力强。它的主要缺点是抗干扰能力差，电路功耗大。 MOS电路为单极型集成电路，又称为MOS集成电路，它采用金属－氧化物半导体场效应管(Metal Oxide Semi-conductor Field Effect Transistor,缩写为MOSFET)制造，其主要特点是结构简单、制造方便、集成度高、功耗低，但速度较慢。MOS集成电路又分为PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)、NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)和CMOS(Complement Metal Oxide Semiconductor，复合互补金属氧化物半导体)等类型。 MOS电路中应用最广泛的为CMOS电路，CMOS数字电路中，应用最广泛的为4000、4500系列，它不但适用于通用逻辑电路的设计，而且综合性能也很好，它与TTL电路一起成为数字集成电路中两大主流产品。CMOS数字集成电路电路主要分为4000（4500系列）系列、54HC/74HC系列、54HCT/74HCT系列等，实际上这三大系列之间的引脚功能、排列顺序是相同的，只是某些参数不同而已。例如，74HC4017与CD4017为功能相同、引脚排列相同的电路，前者的工作速度高，工作电源电压低。4000系列中目前最常用的是B 系列，它采用了硅栅工艺和双缓冲输出结构。 Bi-CMOS是双极型CMOS（Bipolar-CMOS）电路的简称，这种门电路的特点是逻辑部分采用CMOS结构，输出级采用双极型三极管，因此兼有CMOS电路的低功耗和双极型电路输出阻抗低的优点。 （1）TTL类型 这类集成电路是以双极型晶体管（即通常所说的晶体管）为开关元件，输入级采用多发射极晶体管形式，开关放大电路也都是由晶体管构成，所以称为晶体管-晶体管-逻辑，即Transistor-Transistor-Logic，缩写为TTL。TTL电路在速度和功耗方面，都处于现代数字集成电路的中等水平。它的品种丰富、互换性强，一般均以74（民用）或54（军用）为型号前缀。 ①74LS系列（简称LS，LSTTL等）。这是现代TTL类型的主要应用产品系列，也是逻辑集成电路的重要产品之一。其主要特点是功耗低、品种多、价格便宜。 ②74S系列（简称S，STTL等）。这是TTL的高速型，也是目前应用较多的产品之一。 第8章动态逻辑电路 填空题 对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、 极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。 【答案：NMOS, PMOS, NOMS】 对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、 PDN与PDN相连或PUN与PUN相连时中间应接入。 【答案：】 解答题 从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑1、 电路的特点。 【答案：】 图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。 2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。 【答案：】 该电路可以完成OUT=AB的与逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。 3、分析下列电路的工作原理，画出输出端OUT的波形。 【答案：】 答案： 4、结合下面电路，说明动态组合逻辑电路的工作原理。 【答案：】 动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。此时电路处于预充电阶段。 当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。否则，输出OUT仍保持原状态高电平不变。例如此电路， NMOS网构成逻辑网中A与C,或B与C同时导通时，可以构成输出OUT到地的通路，将输出置为低电平。 第7章传输门逻辑 填空题 写出传输门电路主要的三种类型和他们的缺点：（1），缺点：；（2），缺点：；（3），缺1、 点：。 【答案：NMOS传输门，不能正确传输高电平，PMOS传输门，不能正确传输低电平，CMOS传输门， 电路规模较大。】 2、传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续时，一般要插入。 【答案：阈值损失，传输延迟，反相器。】 3、一般的说，传输门逻辑电路适合逻辑的电路。比如常用的和。 【答案：异或，加法器，多路选择器】 解答题 1、分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。 【答案：】 引言 随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化，对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加，半导体封装技术也越来越复杂，封装和工艺流程也越来越复杂。 1. （半导体）大规模集成电路封装工艺简介 所谓封装就是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件连接，它起着安装、固定、密封，保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构，即把多个裸芯片 （半导体）大规模集成电路工艺流程 张琦1 韩团军2 １．陕西理工学院机械工程学院；２．陕西理工学院电信系 或多芯片模块(MCM沿Z 轴层层叠装、互连，组成三维封装结构。叠层型三维封装的优点是工艺相对简单，成本相对较低，关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性，主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端，并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。 1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构，即在各类基板或介质中埋置裸芯片，顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连，而且可以构成电路图形，并连至其他电路。其最大优点是能大大减少焊点，缩短引线间距，进而减小寄生参数。另外，这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积，热量耗散可以沿模块的各个方向流动，有利于进一步提高集成模块的功率密度，以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. （半导体）大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序，其目的在于将要加工的WAFER 固定，便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。 现在所用的TAPE 成卷筒状，一面有黏性，通常使用的TAPE 为蓝色，具有弹性，呈半透明状。通常使用的TAPE 缺点 是随时间的增加黏性逐渐增大，一般在2～3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整，如果背面存在气泡，在SAWING 时切割好的DIE 会脱离TAPE 翘起，将切割好的BLADE 损坏，同时也损坏了DIE 。因此T/M后应检查背面的粘合情况，如有少数气泡，可用指甲背面轻轻将气泡压平，若压不平，可用刀片将TAPE 划破一点，放出气泡中的空气，然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程，T/M完毕的WAFER 送至SAWING 工程，按照FAB 时形成的SCRIBE LINE 进行切割，将连在一起的CHIP 分开，形成每片IC 的核心。半导体集成电路课程教学大纲(精)
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