TTL电平和CMOS电平总结
1，TTL电平：
输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。2，CMOS电平：
1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。
3，电平转换电路：
因为TTL和COMS的高低电平的值不一样（ttl 5v<＝＝>cmos 3.3v），所以互相连接时需要电平的转换
4，OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。
5，TTL和COMS电路比较：
1）TTL电路是电流控制器件，而coms电路是电压控制器件。
2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。
3）COMS电路的锁定效应：
COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。
防御措施：
1）在输入端和输出端加钳位电路，使输入和输出不超过规定电压。
2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
3）在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS 电路的电源。
6，COMS电路的使用注意事项
1）COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。
2）输入端接低内阻的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。
3）当接长信号传输线时，在COMS电路端接匹配电阻。
4）当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
5）COMS的输入电流超过1mA，就有可能烧坏COMS。
7，TTL门电路中输入端负载特性（输入端带电阻特殊情况的处理）：
1）悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
2）在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。
8，TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出
就叫做开漏输出。OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三极管截止的时候，它的基极电流约等于0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的0，而是约0。而这个就是漏电流。开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。
9，什么叫做图腾柱，它与开漏电路有什么区别？
TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA，低电平8MA
要了解逻辑电平的内容，首先要知道以下几个概念的含义：
1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。
2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。
3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。
4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。
5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平
对于一般的逻辑电平，以上参数的关系如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。
7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。
8：Iih：逻辑门输入为高电平时的电流（为灌电流）。
9：Iil：逻辑门输入为低电平时的电流（为拉电流）。
门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：（1）：RL < （VCC－Voh）/（n*Ioh＋m*Iih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：线与的开路门数；m：被驱动的输入端数。
常用的逻辑电平
·逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V 系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS逻辑电平是通用的逻辑电平。
·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。
·低电压的逻辑电平还有2.5V和1.8V两种。
·ECL/PECL和LVDS是差分输入输出。
·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入
输出。
TTL和CMOS的逻辑电平关系
图2－1：TTL和CMOS的逻辑电平图
上图为5V TTL逻辑电平、5V CMOS逻辑电平、LVTTL逻辑电平和LVCMOS逻辑电平的示意图。
5V TTL逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输出电平差别较大，在互连时要特别注意。
另外5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下，Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪声容限较TTL电平高。
JEDEC组织在定义3.3V的逻辑电平标准时，定义了LVTTL和LVCMOS逻辑电平标准。
LVTTL逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接近，从而给它们之间的互连带来了方便。LVTTL逻辑电平定义的工作电压范围是3.0－3.6V。
LVCMOS逻辑电平标准是从5V CMOS逻辑电平关注移植过来的，所以它的Vih、Vil和Voh、Vol与工作电压有关，其值如上图所示。LVCMOS逻辑电平定义的工作电压范围是2.7－3.6V。 5V 的CMOS逻辑器件工作于3.3V时，其输入输出逻辑电平即为LVCMOS逻辑电平，它的Vih大约为0.7×VCC＝2.31V左右，由于此电平与LVTTL的Voh（2.4V）之间的电压差太小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS器件工作于3.3V电压的工作方式。由于相同的原因，使用LVCMOS输入电平参数的3.3V逻辑器件也很少。
JEDEC组织为了加强在3.3V上各种逻辑器件的互连和3.3V与5V逻辑器件的互连，在参考LVCMOS和LVTTL逻辑电平标准的基础上，又定义了一种标准，其名称即为3.3V逻辑电平标准，其参数如下：
图2－2：低电压逻辑电平标准
从上图可以看出，3.3V逻辑电平标准的参数其实和LVTTL逻辑电平标准的参数差别不大，只是它定义的Vol可以很低（0.2V），另外，它还定义了其Voh最高可以到VCC-0.2V，所以3.3V逻辑电平标准可以包容LVCMOS的输出电平。在实际使用当中，对LVTTL标准和 3.3V 逻辑电平标准并不太区分，某些地方用LVTTL电平标准来替代3.3V逻辑电平标准，一般是可以的。
JEDEC组织还定义了2.5V逻辑电平标准，如上图所示。另外，还有一种2.5V CMOS逻辑电平标准，它与上图的2.5V逻辑电平标准差别不大，可兼容。
低电压的逻辑电平还有1.8V、1.5V、1.2V的逻辑电平。
TTL和CMOS逻辑器件
逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。
TTL和CMOS器件的功能分类
按功能进行划分，逻辑器件可以大概分为以下几类：门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。 1：门电路和反相器
逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门74X86、反相器74X04等。
2：选择器
选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。
3：编/译码器
编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。
4：计数器
计数器主要有同步计数器74X161和异步计数器74X393等。
5：寄存器
寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。
6：触发器
触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施密特触发器等。
7：锁存器
锁存器主要有D型锁存器74X373、寻址锁存器74X259等。
8：缓冲驱动器
缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。 9：收发器
收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。
10：总线开关
总线开关主要包括总线交换和通用总线器件等。
11：背板驱动器
背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+（GTLP）或BTL之间的电平转换器件。TTL和CMOS逻辑器件的工艺分类特点
按工艺特点进行划分，逻辑器件可以分为Bipolar、CMOS、BiCMOS等工艺，其中包括器件系列有：
Bipolar（双极）工艺的器件有：TTL、S、LS、AS、F、ALS。
CMOS工艺的器件有：HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。
BiCMOS工艺的器件有：BCT、ABT、LVT、ALVT。
TTL和CMOS逻辑器件的电平分类特点
TTL和CMOS的电平主要有以下几种：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤0.3*Vcc）、3.3V 电平、2.5V电平等。
5V的逻辑器件
5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT 等系列器件
3.3V及以下的逻辑器件
包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT 等系列器件。
具体情况可以参考下图：
图3－1：TI公司的逻辑器件示例图
包含特殊功能的逻辑器件
A．总线保持功能（Bus hold）
由内部反馈电路保持输入端最后的确定状态，防止因输入端浮空的不确定而导致器件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB空间，降低了器件成本开销和功耗，见图6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。命名特征为附加了“H”如：74ABTH16244。
图3－2：总线保持功能图图3－3：串行阻尼电阻图
B．串联阻尼电阻（series damping resistors）
输出端加入串联阻尼电阻可以限流，有助于降低信号上冲/下冲噪声，消除线路振铃，改善信号质量。如图6－4所示。具有此特征的ABT、LVC、LVT、ALVC系列器件在命名中加入了“2”或“R”以示区别，如ABT162245，ALVCHR162245。对于单向驱动器件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的收发器件，串联电阻加在两边的输出端，命名如SN74LVCR2245。
C．上电/掉电三态（PU3S，Power up/power down 3-state）
即热拔插性能。上电/掉电时器件输出端为三态，Vcc阀值为2.1V；应用于热拔插器件/板卡产品，确保拔插状态时输出数据的完整性。多数ABT、LVC、LVT、LVTH系列器件有此特征。
D．ABT 器件（Advanced BiCMOS Technology）
结合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和双极性器件(Bipolar，如TTL、LS、AS、ALS)输出驱动能力强的特点。包括ABT、LVT、ALVT等系列器件，应用于低电压，低静态功耗环境。
E．Vcc/GND对称分布
16位Widebus器件的重要特征，对称配置引脚，有利于改善噪声性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。
F．分离轨器件（Split-rail）
即双电源器件，具有两种电源输入引脚VccA和VccB，可分别接5V或3.3V电源电压。如ALVC164245、LVC4245等，命名特征为附加了“4”。
逻辑器件的使用指南
1：多余不用输入管脚的处理
在多数情况下，集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。244、16244经测试在接高电平时静态功耗较小，而接地时静态功耗较大，故建议其无用端子处理以通过电阻接电源为好，电阻值推荐为1～10K。
2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件，应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号过冲，改善信号质量。并且在设计时必须考虑信号匹配。
3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT、LVT系列。板间接口选择ABT16244/245或LVTH16244 /245，并在母板两端匹配，在不影响速度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10- 200Ω左右，另外，也可以使用并接二级管来进行处理，效果也不错，如1N4148等（抗冲击较好）。
4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用的方式有始端匹配、终端匹配等。
始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总线要透过接插件时，尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配，由于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故此不建议推荐使用。始端匹配推荐电阻值为10～51 Ω，在实际使用中可根据IBIS模型模拟仿真确定其具体值。
由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer的实际驱动电流大于驱
动器件所能提供的最大Source、Sink电流值。
应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保持在稳定的高电平。
5：要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时，建议在芯片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。
6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地间要并接0.1uF的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。
7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，以减小功耗和干扰。
8：373/374/273等器件为工作可靠，锁存时钟输入建议串入10－200欧电阻。
9：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。
10：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项，在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。
11：注意电平接口的兼容性。选用器件时要注意电平信号类型，对于有不同逻辑电平互连的情况，请遵守本规范的相应的章节的具体要求。
12：在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。
13：逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致芯片性能下降甚至损坏逻辑器件。
14：对开关量输入应串电阻，以避免过压损坏。
15：对于带有缓冲器的器件不要用于线性电路，如放大器。
TTL、CMOS器件的互连
器件的互连总则
在公司产品的某些单板上，有时需要在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点：
1：电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能，严重时会烧毁芯片。
2：驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造成隐患，在电源波动，受到干扰时系统就会崩溃。
3：时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。
4：选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。
对于数字电路来说，各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流；另一方面，TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件时应考虑电平之间的转换问题。
我们在电路设计中经常遇到不同的逻辑电平之间的互连，不同的互连方法对电路造成以下影响：
·对逻辑电平的影响。应保证合格的噪声容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax ≥0.4V)，并且输出电压不超过输入电压允许范围。
·对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。
·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。
TTL和CMOS的逻辑电平关系如上述图所示：图2－1：TTL和CMOS的逻辑电平图；图2－2：低电压逻辑电平标准
3.3V 的逻辑电平标准如前面所述有三种，实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平（类似LVCMOS输出电平），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入3.3V逻辑电平，另外，一些公司的手册中将其归纳如LVTTL的输出逻辑电平，也可以。
在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的是3.3V逻辑电平或LVTTL逻辑电平。
常用的TTL和CMOS逻辑电平分类有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD门。
其中：
3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。
3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。
注意某些5V的CMOS逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件（是LVTTL逻辑电平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作于3.3V）（其实是LVCMOS 逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使用时要特别注意，在设计时最好不要采用这类工作方式。
值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V的电压时，器件的输入或输出逻辑电平为3.3V的逻辑电平信号，而当它接5V电压时，输入或输出的逻辑电平为5V的逻辑电平信号，此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。
对于可编程器件（EPLD和FPGA）的互连也要根据器件本身的特点并参考上述内容进行处理。
以上5种逻辑电平类型之间的驱动关系如下表：
上表中打钩（√）的表示逻辑电平直接互连没有问题，打星号（?/FONT>）的表示要做特别处理。
对于打星号（?/FONT>）的逻辑电平的互连情况，具体见后面说明。
一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10－1K欧的
电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面推荐的接法。
从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平，5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚，优先使用其OC/OD 输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。
TI的AHCT系列器件为5V TTL输入、5V CMOS输出。
TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL）输出，也可以用双轨器件替代。
注意：不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入，一般只有带后缀A 的和LVCH/LVTH系列的可以，具体可以参考其器件手册。
5V TTL门作驱动源：
·驱动3.3V TTL/CMOS
通过LVC/LVT系列器件（为TTL/CMOS逻辑电平输入，LVTTL逻辑电平输出）进行转换。
·驱动5V CMOS
可以使用上拉5V电阻的方式解决，或者使用AHCT系列器件（为5V TTL输入、5V CMOS 输出）进行转换。
3.3V TTL/CMOS门作驱动源：
·驱动5V CMOS
使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换（3.3V TTL电平（LVTTL）与5V TTL电平可以互连）。
5V CMOS门作驱动源：
·驱动3.3V TTL/CMOS
通过LVC/LVT器件（输入是TTL/CMOS逻辑电平，输出是LVTTL逻辑电平）进行转换。
2.5V CMOS逻辑电平的互连
随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V 的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。）
1：3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平
2.5V 的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四种系列器件工作在2.5V时可以容忍
3.3V的电平信号输入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT 系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。
2：2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平
2.5V CMOS逻辑电平的VOH为2.0V，而
3.3V TTL/CMOS的逻辑电平的VIH也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换，另外，使用OC/OD们加上拉电阻应该也是可以的。
详解电平种类与电平转换 1. 常用的电平转换方案 (1) 晶体管+上拉电阻法 就是一个双极型三极管或 MOSFET，C/D极接一个上拉电阻到正电源，输入电平很灵活，输出电平大致就是正电源电平。 (2) OC/OD 器件+上拉电阻法 跟 1) 类似。适用于器件输出刚好为 OC/OD 的场合。 (3) 74xHCT系列芯片升压(3.3V→5V) 凡是输入与 5V TTL 电平兼容的 5V CMOS 器件都可以用作3.3V→5V电平转换。 ——这是由于 3.3V CMOS 的电平刚好和5V TTL电平兼容（巧合），而 CMOS 的输出电平总是接近电源电平的。 廉价的选择如 74xHCT(HCT/AHCT/VHCT/AHCT1G/VHCT1G/...) 系列 (那个字母 T 就表 示 TTL 兼容)。 (4) 超限输入降压法(5V→3.3V,3.3V→1.8V, ...) 凡是允许输入电平超过电源的逻辑器件，都可以用作降低电平。 这里的"超限"是指超过电源，许多较古老的器件都不允许输入电压超过电源，但越来越多的新器件取消了这个限制 (改变了输入级保护电路)。 例如，74AHC/VHC 系列芯片，其 datasheets 明确注明"输入电压范围为0~5.5V"，如果采 用 3.3V 供电，就可以实现5V→3.3V电平转换。 (5) 专用电平转换芯片 最著名的就是 164245，不仅可以用作升压/降压，而且允许两边电源不同步。这是最通用的电平转换方案，但是也是很昂贵的 (俺前不久买还是￥45/片，虽是零售，也贵的吓人)，因此若非必要，最好用前两个方案。 (6) 电阻分压法 最简单的降低电平的方法。5V电平，经1.6k+3.3k电阻分压，就是3.3V。 (7) 限流电阻法 如果嫌上面的两个电阻太多，有时还可以只串联一个限流电阻。某些芯片虽然原则上不允许输入电平超过电源，但只要串联一个限流电阻，保证输入保护电流不超过极限(如 74HC 系列为 20mA)，仍然是安全的。 (8) 无为而无不为法 只要掌握了电平兼容的规律。某些场合，根本就不需要特别的转换。例如，电路中用到了某种 5V 逻辑器件，其输入是 3.3V 电平，只要在选择器件时选择输入为 TTL 兼容的，就不需要任何转换，这相当于隐含适用了方法3)。
常用电平及接口电平
目录 一.常用逻辑电平标准 (3) 1.1 COMS电平 (4) 1.2 LVCOMS电平 (5) 2.1 TTL电平 (5) 2.2 LVTTL电平 (5) 3.1 LVDS电平 (6) 4.1 PECL(VCC=5V)/LVPECL(VCC=3.3V)电平 (7) 5.1 CML电平 (7) 6.1 VML电平 (7) 7.1 HSTL电平 (8) 7.2 SSTL电平 (8) 二．常用接口电平标准 (9) 1. RS232、RS485、 RS422 (9) 2 DDR1 ,DDR2,DDR3 (10) 3 PCIE2. 0、PCIE3.0 (11) 4 USB2.0, USB3.0 (13) 5 SATA2.0, SATA3.0 (14) 6 GTX高速接口 (14)
一.常用逻辑电平标准 附图1： 附图2：
附图3： 附图4： 1.1 COMS电平 电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V 输入高压（VIH） 3.5 V 输入低压（VIL) 1.5 V 输出高压（VOH) 4.44 V 输出低压（VOL）0.5 V 共模电压（VT） 2.5 V
传输延迟时间(25-50ns) 最高速率 耦合方式 1.2 LVCOMS电平 LVCOMS电平参数条件最大值典型值最小值单位备注电源电压（VCC） 3.6 3.3 2.7 V 输入高压（VIH）0.7VCC V 输入低压（VIL) 0.2VCC V 输出高压（VOH) VCC-0.1 V 输出低压（VOL）0.1 V 共模电压（VT）0.5VCC V 最高速率 耦合方式 2.1 TTL电平 电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V 输入高压（VIH） 2 V 输入低压（VIL) 0.8 V 输出高压（VOH) 2.4 V 输出低压（VOL）0.5 V 共模电压（VT） 1.5 V 传输延迟时间(5-10ns)， 最高速率 耦合方式 2.2 LVTTL电平 电平参数条件最大值典型值最小值单位备注
compare to 和compare with 的区别是什么 Compare to 是“把……比作”的意思。例如： We compare him to a little tiger. 我们把他比作小老虎。 The last days before liberation are often compared to the darkness before the dawn. 将要解放的那些日子常常被比作黎明前的黑暗。 Compare ... with 是“把……和……比较”的意思。例如： We must compare the present with the past. 我们要把现在和过去比较一下。 We compared the translation with the original. 我们把译文和原文比较了下。 从上面比较可以看出，compare with 侧重一个仔细的比较过程。有时，两者都可以互相代替。例如： He compared London to (with) Paris. 他把伦敦比作巴黎。 London is large, compared to (with) Paris. 同巴黎比较而言，伦敦大些。 在表示“比不上”、“不能比”的意思时，用compare with 和compare to 都可以。例如： My spoken English can't be compared with yours. 我的口语比不上你的。 The pen is not compared to that one. 这笔比不上那支。 1、c ompare…to…意为“把…比作”，即把两件事物相比较的同时，发现某些方面相似的地方。这两件被比较的事物 或人在本质方面往往是截然不同的事物。如： He compared the girl to the moon in the poem. 他在诗中把那姑娘比作月亮。 2、compare…with…“与…相比，把两件事情相比较，从中找出异同”，这两件事又往往是同类的， 如：I'm afraid my English compares poorly with hers. 恐怕我的英语同她的英语相比要差得多。 compare to和compare with有何区别,当说打比方时和做比较是分别用哪个？ compare…to…比喻.例如: The poets often compare life to a river. 诗人们经常把生活比喻成长河． compare…with…相比．例如： My English can't compare with his. 我的英文水平不如他．
现场处理措施决定书： 1、现场处理措施决定书，是指安监部门在监督检查中，发现生产经营单位存在安全生产违法行为或者事故隐患的，依法作出现场处理决定而使用的文书。 2、制作说明 （1）使用范围：可以针对当场纠正、责令立即停止作业（施工）、责令立即停止使用、责令立即排除事故隐患、责令从危险区域撤出作业人员、责令暂时停产停业、停止建设、停止施工或者停止使用等多种决定使用。 (2)依据：现场处理措施是为预防、制止或者控制生产安全事故的发生，依法采取的对有关生产经营单位及其人员的财产和行为自由加以暂时性限制，使其保持一定状态的手段。作出现场处理决定，应当有法律法规规定，并在文书中列明所引用的条款。 （3）与其他文书的区别 一是与《责令限期整改指令书》的区别。《责令限期整改指令书》主要适用于责令限期整改、责令限期达到要求这两种情况。 二是与《强制措施决定书》的区别。《强制措施决定书》主要适用于查封、扣押和临时查封有关场所等行政强制措施。 三是责令暂时停产停业、停止建设、停止施工或者停止使用的期限届满或者依生产经营单位申请，安全监管部门应当进行复查，并制作《整改复查意见书》。 3、注意事项 文书要加盖安监部门公章，不得使用内设机构印章。送达由负责人在文书上签名并签署时间即可，其他人签收的，应有相应的职务证明或者同时加盖生产经营单位公章。 强制措施决定书 1、行政强制措施决定书，是行政执法机关为查明事实，保全证据而对当事人作出
强制性措施决定的文书。 本文书仅在依法实施采取查封、扣押、临时查封有关场所时使用。 2、制作说明 （1）存在的问题 该部分应当具体列明违反法律、法规、规章可以采取强制措施的情形。 （2）依据 该部分应当明确法律、法规、规章有关可以采取强制措施的条款，最好明确法律、法规、规章的名称、条、款、项。 （3）强制措施 该部分应当根据存在的问题，即违法的情形、情节以及严重程度，明确强制措施的种类。 3、注意事项 （1）对有根据认为不符合国家标准或行业标准的设施、设备、器材予以查封或扣押时，应当下发《强制措施决定书》。 （2）根据《易制毒化学品管理条例》（国务院令第445号）第三十二条第二款规定，行政主管部门在进行易制毒化学品监督检查时，可以依法查看现场、查阅和复制有关资料、记录有关情况、扣押有关的证据材料和违法物品；必要时，可以临时查封有关场所。 （3）符合《中华人民共和国安全生产法》第五十六条第一款第（四）项及相关法律法规规定的强制措施种类。
战略与策略的主要区别 一，什么是战略营销？ 必须首先明确，什么是战略。 1，战略的本质是一个企业的选择。为什么要做选择？因为任何一个企业都不是全能的。不可能做所有的事情，也不是所有的事情都能做好！任何企业的资源和能力都是有限的。战略就是要把有限的资源和能力，用到产出最大的地方。战略就是一个选择的过程，选择什么？如何选择？这是企业战略规划所要研究的课题。 2，战略首先意味着放弃。在中国目前的经济环境下，战略对于企业家的意义，更为重要的是“放弃”。中国的经济处在快速发展期，有太多的市场机会可供选择。但选择意味着放弃，而放弃是一件很痛苦的事情。 综上所述，战略选择的核心是对企业目标客户群的选择。而战略营销就是从战略的高度思考和规划企业的营销过程，是聚焦最有价值客户群的营销模式。 我们都知道80/20原理，20%的客户创造了企业80%的利润。战略营销要做的就是找到适合企业的目标客户群，并锁定他们进行精确打击，使企业的资源和能力发挥最大的效益，并实现企业能力的持续提升。 因此，战略营销的三个关键要素就是：1）客户细分；2）聚焦客户价值；3）为股东和客户增值。 二，什么是策略营销？ 策略营销主要指的是在市场营销中，将企业的市场策略运用到营销中的过程。 比如： 1，低成本策略 通过降低产品生产和销售成本,在保证产品和服务质量的前提下,使自己的产品价格低于竞争对手的价格,以迅速扩大的销售量提高市场占有率的竞争策略。 2.差别化策略 通过发展企业别具一格的营销活动,争取在产品或服务等方面具有独特性,使消费者产生兴趣而消除价格的可比性,以差异优势产生竞争力的竞争策略。 3.聚焦策略 通过集中企业力量为某一个或几个细分市场提供有效的服务,充分满足一部分消费者的特殊需求,以争取局部竞争优势的竞争策略。 一个企业的市场营销策略必须是在企业的战略营销策略下确定的，可以简单把策略营销理解成企业在市场的战术营销。这就是两者的区别！
RS232、RS485、RS422电平，及常见逻辑电平标准 RS232电平或者说串口电平，有的甚至说计算机电平，所有的这些说法，指得都是计算机9针串口（RS232）的电平，采用负逻辑， －15v ~ －3v 代表1 ＋3v ~ ＋15v 代表0 RS485电平和RS422电平由于两者均采用差分传输（平衡传输）的方式，所以他们的电平方式，一般有两个引脚 A,B 发送端 AB间的电压差 ＋2 ～＋6v 1 －2 ～－6v 0 接收端 AB间的电压差 大于＋200mv 1 小于－200mv 0 定义逻辑1为B>A的状态 定义逻辑0为A>B的状态 AB之间的电压差不小于200mv 一对一的接头的情况下 RS232 可做到双向传输，全双工通讯最高传输速率 20kbps 422 只能做到单向传输，半双工通讯，最高传输速率10Mbps 485 双向传输，半双工通讯, 最高传输速率10Mbps
常见逻辑电平标准 下面总结一下各电平标准。和新手以及有需要的人共享一下^_^. 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。 TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 3.3V LVCMOS： Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。 2.5V LVCMOS： Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。 CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
近几十年在国内外城市污水处理工程实践中，采用较多的城市污水处理工艺有传统活性污泥法，吸附再生法、分段进水法、AB法、A/O法、A/A/O法、SBR法、氧化沟法、一体化池（UNITANK）等等，而各种工艺中又有一些变化了和改进了新形态。几种不同污水处理工艺技术特点见表2。 以上列举的这些城市污水处理工艺，其核心设施—曝气池都是敞开的，一般在池底装有曝气器或者在池面装有曝气机，设施结构较为简单，便于检修和维护，其中：AB法由于采取了两次生化处理，工艺的单元构成较复杂，产生的污泥也不稳定，需要污泥处置设施对其进行稳定化处理和处置，管理环节多，建设投入比较多（1500～2000元/(m3/d)），污水处理单位成本也高（0.7～1.0元/m3）。但是，由于该工艺是针对高浓度城市污水处理而设计的，去除单位污染物的建设投入和运行消耗并不高，是一种特殊场合宜用的城市污水处理工艺。 传统活性污泥法、分段进水法、吸附再生法属于中等负荷的污水处理工艺，该工艺出水水质稳定且较好，运行管理比较简单，但是由于污泥不稳定，需要增加设施进行稳定化处理，增加了运行管理环节，加大了基建投入（1000～2000元/(m3/d)），但是污泥产生的沼气可用来发电或直接驱动鼓风机，使污水处理总能耗低（0.15～0.20 kWh/m3），运行成本低（0.25元/m3左右），由于其明显的经济性，特别是在大型城市污水处理项目建设中（＞20万m3/d），是国内外广泛采用的城市污水处理工艺。 氧化沟、序批池（SBR）、一体化（UNITANK）都是属于低负荷污水处理工艺，出水
水质非常好。由于负荷低、一般不再设置初沉池，而二沉池也往往和曝气池组合为一；由于泥龄长、污泥较为稳定，一般可以不再作稳定化处理而直接处置或者应用，省去了污泥稳定化设施，大大简化了工艺构成，使运行管理非常简单，但是负荷低、泥龄长也使生化部分大大增加，增加了污水处理设施的建设投入，提高了能耗（0.28 kWh/m3左右），提高了运行消耗成本。这一类工艺还有一个特点是负荷变化范围宽，在需要的时候也可以按中等负荷运行，适应城市水污染治理的阶段需要。这一类工艺比较适合规模较小（＜20万m3/d），技术力量较薄弱的中小城市的城市污水处理。 2/ 由于抗生素污水在处理上有相当的难度，处理装置投资大，技术比较复杂，运行费用也相当可观，为此，作一小结，期望能起到抛砖引玉之效果。1污水处理工程简介在建本污水处理工程前，在“七五”期间，该厂的6.6kg/a阿霉素工程曾建有一套60m3/d规模的污水处理装置，其处理方法为：臭氧氧化-生物接触氧化法。在实际运行中，装置好氧生化部分已无余量，臭氧氧化解毒处理部分还尚有每天处理能力十几m3污水的余量。由于该厂“八五”项目：500kg/a妥布霉素、10kg/a丝裂霉素、1 000kg/a阿佛菌素工程的相继建设，有关专家和省、地、市环保部门建议：在新厂区应综合规划，几个项目的污水进行集中统一治理。经与厂方反复研究，总结阿霉素工程污水处理的成功经验，决定利用阿霉素工程污水处理站的余量处理设施，再设计一套处理污水量为240m3/d，处理COD Cr进量为 2 500kg/d 的污水处理装置。 根据该厂生产工艺特点和水质情况，对于各股污水进行仔细分析和计算，为了使生化处理系统能顺利运行及降低基建投资，本设计采用如下预处理措施：(1)用臭氧氧化法预处理丝裂霉素污水，使抗生素的环状母体结构断裂。(2)用生物水解工艺预处理混合污水，使钢制厌氧反应器容积减少，以降低基建投资。[1] [2] [3] [4] [下一页] 2污水处理工艺流程丝裂霉素车间污水用泵送至已建的阿霉素污水处理站臭氧氧化塔处理，经处理的污水与妥布霉素等车间的污水一道自流入污水集水池，平均每月 1.2批，每批28t的发酵倒罐液由工艺物料泵送至设在集水池顶上的倒罐液贮存池，经自然沉淀的上清液慢慢加入污水集水池中，沉淀物用泵送到污泥浓缩塔，再经高速离心分离机处理，此泥饼可回收做复合饲料或作农肥，滤液返回到污水集水池，此池中的污水由潜污泵送到污水调节池。由于各车间的污水排放不均匀，所以潜污泵开停只得由集水池中的高低水位来控制(即高水位时开泵，低水位时停泵)。污水调节池容积设有1天之设计水量，以利于水质均化。污水调节池出水自流入本池下面的生物水解反应池，在此池中装有半软性组合填料，在厌氧菌的作用下，能将较复杂的有机物分解为小分子化合物。经生物水解反应池处理的污水，用污水泵均匀地将水送到旋流式浮腾厌氧反应器处理。厌氧反应器出水再自流到菌液分离池、预曝气池、生物接触氧化池及气浮净水器处理。为控制生物接触氧化池的进水浓度，从而保证处理的污水达标排放，本设计特设清下水集水池1座，用泵将清下水送往预曝气池。 为使厌氧反应器工作效率较佳和稳定，本设计在水解反应池的进口处设有蒸汽加温措施，温度自动控制在35±2℃，并还设有温度指示和报警装置。 生化处理的沉淀污泥和气浮净水器的浮渣均经高速离心机处理后运出作农肥。 厌氧处理所产生的沼气，根据有关资料计算，每天约1 025m3，本设计设有200m3气柜1台，经水封罐后，送到锅炉房作辅助燃料之用。3主要处理构筑物和设备设计参数 3.1生物水解反应池 为使池中有较高的厌氧微生物存在，以将进水中颗粒物质和胶体物质迅速截留和吸附，在此池中放置了半软性组合填料。污水停留时间为8h。 3.2旋流式浮腾厌氧反应器
常见TTL电平转换电路 ------设计参考 1.二、三级管组成的TTL/CMOS电平转换电路，优点是价格非常低，缺点是要求使用在 信号频率较低的条件下。 建议上拉电阻为10K时，可使用在信号频率为几百Khz以下的环境中，曾经在960Khz 的串口通信中做过测试。上拉电阻越小，速率越高，但是电路的功耗也越高，在低功耗要求高的电路中需要慎重考虑。在选择二、三极管时，尽量选用结电容小，开关速率高的。 A ) 图1所示电路，仅能使用在输入信号电平大于输出信号电平的转换上，例如3.3V转2.8V。二极管选用高速肖特基二极管，并且V F尽量小，例如RB521S。 图1 B ) 图2电路，仅能使用在输入信号电平大于输出信号电平的转换上，例如3.3V转2.8V，否则PNP管可能关不断。如果对输出低电平电压幅度有较严格的要求，PNP管则选用饱和压降小些的管子。PNP管也不如NPN的通用。VCC_OUT是输出信号的电源电压。 图2
C ) 图3是NPN管组成的转换电路，对输入和输出电平的谁高谁低没有要求，适用性很好。其中VCC_IN是输入信号的电源电压，VCC_OUT是输出信号的电源电压。转换后输出的低电平VOL=Vin_Lmax+Vsat，Vin_Lmax为输入信号低电平的最高幅值，Vsat为NPN管的饱和压降，如果对输出低电平电压幅度有较严格的要求，NPN管则选用饱和压降小些的管子，以满足一般电路中VOL<0.8V的要求。 图3 2.OC/OD输出的反相器组成的电平转换电路。 图4，由2级反相器组成，反相器必须是OC/OD输出的。反相器的电源与输入信号的电平相同或者相匹配，最后的输出电平由上拉电阻上拉到输出信号的目标电平上。上拉电阻的取值直接影响功耗和可适用的信号频率。 图4
Q/DKBA 深圳市华为技术有限公司技术规范 错误！未定义书签。Q/DKBA0.200.035-2000 逻辑电平接口设计规范
2000-06-20发布 2000-06-20实施深圳市华为技术有限公司发布
本规范起草单位：各业务部、研究技术管理处硬件工程室。 本规范主要起草人如下：赵光耀、钱民、蔡常天、容庆安、朱志明，方光祥、王云飞。 在规范的起草过程中，李东原、陈卫中、梅泽良、邢小昱、李德、梁军、何其慧、甘云慧等提出了很好的建议。在此，表示感谢！ 本规范批准人：周代琪 本规范解释权属于华为技术有限公司研究技术管理处硬件工程室。 本规范修改记录：
目录 1、目的 5 2、范围 5 3、名词定义 5 4、引用标准和参考资料 6 5、TTL器件和CMOS器件的逻辑电平8 5.1：逻辑电平的一些概念8 5.2：常用的逻辑电平9 5.3：TTL和CMOS器件的原理和输入输出特 性9 5.4：TTL和CMOS的逻辑电平关系10 6、TTL和CMOS逻辑器件12 6.1：TTL和CMOS器件的功能分类12 6.2：TTL和MOS逻辑器件的工艺分类特点13 6.3：TTL和CMOS逻辑器件的电平分类特点13 6.4：包含特殊功能的逻辑器件14 6.5：TTL和CMOS逻辑器件的选择15 6.6：逻辑器件的使用指南15 7、TTL、CMOS器件的互连17 7.1：器件的互连总则17 7.2：5V TTL门作驱动源20 7.3：3.3V TTL/CMOS门作驱动源20 7.4：5V CMOS门作驱动源20 7.5：2.5V CMOS逻辑电平的互连20 8、EPLD和FPGA器件的逻辑电平21 8.1：概述21 8.2：各类可编程器件接口电平要求21 8.3：各类可编程器件接口电平要求21 8.3.1：EPLD/CPLD的接口电平21 8.3.2：FPGA接口电平25 9、ECL器件的原理和特点35 9.1：ECL器件的原理35 9.2：ECL电路的特性36 9.3：PECL/LVPECL器件的原理和特点37 9.4：ECL器件的互连38 9.4.1：ECL器件和TTL器件的互连38 9.4.2：ECL器件和其他器件的互连39 9.5：ECL器件的匹配方式39 9.6：ECL器件的使用举例41 9.6.1：SYS100E111的设计41 9.6.2：SY100E57的设计42 9.1：ECL电路的器件选择43 9.2：ECL器件的使用原则43
方案违背和方案偏离的定义、区别和处理 方案违背（Protocol Violation）和方案偏离（Protocol Deviation）的差别在于严重程度不同，但是关于PD和PV的定义、记录及通报过程，在不同的试验方案或不同的申办方，要求也不尽相同。 方案偏离：研究者管理下，任何的改变和不遵循临床试验方案设计或流程的，且没有得到IRB批准的行为。只要没有严重影响受试者的权益、安全性和获益，或研究数据的完整性，精确性和可靠性，这种属于轻微的方案偏离。 方案违背：方案违背是偏离IRB批准的方案的一种，它可影响到受试者的权益，安全性和获益，或研究数据的完整性，精确性和可靠性。 方案违背是方案偏离的一种，PV比PD严重，就像SAE和AE一样的关系。 PV一般需要在临床总结报告中报告，而轻微的PD可以不在临床总结报告中报告。 1偏离方案分类 按发生的责任主体可分为：研究者／研究机构不依从的PD，受试者不依从导致的PD，申办者方面不依从的PD； 2常见的方案偏离 ?访视／观察／检查在时间窗外，但不影响受试者按方案继续使用研究药 物，或不影响对主要疗效和关键的次要疗效指标评价的有效性。 ?方案规定观察的数据点或实验室参数缺失而导致数据的指缺失，但不影 响主要疗效或关键的次要疗效或安全性指标结果。如方案中规定收集的 指标没有设计在病例报告表中，某研究机构不具备某实验室指标的检查 条件等。 ?观察／评价不全，但不影响主要或次要关键疗效或安全结果，如在非高 血压的临床试验中，忘记测量血压。 3以下情况不属于方案偏离 ?因为提前中止试验(患者撤销同意，或因其他原因决定中止患者参加试 验)，中止后的检查未做。
几种常用逻辑电平电路的特点及应用 2007-08-13 来源: 作者: LVDS(Low Voltage Differential Signal)低电压差分信号、ECL(EmitterCoupled Logic)即射极耦合逻辑、CML电平等各种逻辑电平的特点以及接口应用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low V oltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS 接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 图1LVDS驱动器与接收器互连示意 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：①低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。 ③具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差
常用的电平转换方案 TTL、CMOS、ECL等电路的高低电平阀值不同，他们之间逻辑连接需要电平转换；还有，就是接口与接口之间的，如RS232与485之间，USB与串口之间等等，由于这些接口协议里面定义的电平不同，所以也需要电平转换。 1. 常用的电平转换方案 (1) 晶体管+上拉电阻法 就是一个双极型三极管或MOSFET，C/D极接一个上拉电阻到正电源，输入电平很灵活，输出电平大致就是正电源电平。 图1. 电阻-二极管拓扑，是在同一根信号线上实现双向转换的可选技术之一
图2. 分立/数字晶体管是实现双向转换的另外一种选择 (数据入和数据出也被称为主入从出(MISO)和主出从入(MOSI)。SPI能够使用超过20Mbp的时钟信号，使用CMOS推挽逻辑。由于SPI是单向的，没有必要在同一根信号线上实现双向转换。这使电平转换变得简单一些，因为 可以采用电阻与二极管(图1)或分立/数字晶体管(图2)等简单方案。I2C、SMBusTM和1-Wire 接口为双向、漏极开路拓?扑。I2C有3个速度范围：≤ 100kbps的标准模式，≤ 400kbps的快速模式，≤ 3.4Mbps的高速模式。双向总线的电平转换更加困难，因为必须在同一根数据线上进行双向转换。基于电阻-二极管或集电极/漏极开路的单级晶体管转换器的简单拓扑由于固有的单向性，无法满足要求。 ) (2) OC/OD 器件+上拉电阻法 跟1) 类似。适用于器件输出刚好为OC/OD 的场合。 (3) 74xHCT系列芯片升压(3.3V→5V) 凡是输入与5V TTL 电平兼容的5V CMOS 器件都可以用作 3.3V→5V 电平转换。 ——这是由于3.3V CMOS 的电平刚好和5V TTL电平兼容（巧合），而CMOS 的输出电平总是接近电源电平的。 廉价的选择如74xHCT(HCT/AHCT/VHCT/AHCT1G/VHCT1G/...) 系列(那个字母T 就表示TTL 兼容)。 (4) 超限输入降压法(5V→3.3V, 3.3V→1.8V, ...) 凡是允许输入电平超过电源的逻辑器件，都可以用作降低电平。 这里的"超限"是指超过电源，许多较古老的器件都不允许输入电压超过电源，但越来越多的新器件取消了这个限制(改变了输入级保护电路)。 例如，74AHC/VHC 系列芯片，其datasheets 明确注明"输入电压范围为0~5.5V"，如果采用 3.3V 供电，就可以实现5V→3.3V 电平转换。 (5) 专用电平转换芯片 最著名的就是164245，不仅可以用作升压/降压，而且允许两边电源不同步。这是最通用的电平转换方案，但是也是很昂贵的(俺前不久买还是￥45/片，虽是零售，也贵的吓人)，因此若非必要，最好用前两个方案。
各种逻辑电平标准 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 5V TTL和5V CMOS逻辑电平是通用的逻辑电平。·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。·低电压的逻辑电平还有2.5V和1.8V两种。·ECL/PECL和LVDS是差分输入输出。·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入 常用电平标准 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL 等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用。多用在处理器等高速芯片，使用时查看芯片手册就OK了。 TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。 Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
认清维也纳华尔兹中的重要区别 维也纳华尔兹中的重要区别： 1、左转步与右转步不相同。左转步反身，右转步摆荡； 2、男士步法与女士步法不相同。男士前进摆荡，女士前进无摆荡； 3、前进小节与后退小节不相同。男士前进小节大步向前，后退小节小步调整； 4、节拍长短不相同。每一拍时间值长短不相同，不是平均占一拍。具体来说： 1、维也纳华尔兹左转步与右转步不相同。 在维也纳华尔兹中，右转和左转的跳法是不对称的，右旋转是横并式结构，右转步强调向前流动，强调摆荡，有倾斜，有起伏，步幅大，以单侧拉腰为主；左旋转是锁式结构，左转步强调拧腰胯，反身，无摆荡，无升降，锁步，步幅小，要不停地反身。 2、维也纳华尔兹男士步法与女士步法不相同。
在维也纳华尔兹中，男士与女士步法不相同，男士的前进转身小节是女士的后退转身小节，男士前进右转摆荡，女士后退右转也摆荡；男士后退右转无摆荡，女士前进右转也无摆荡。 3、维也纳华尔兹前进小节与后退小节跳法不相同。 在维也纳华尔兹中，前进与后退小节跳法不相同，男士前进小节大步向前，后退小节小步调整。右转男士后退（女士前进）那个小节不摆荡，步子也较小，相当于休息。 4、维也纳华尔兹中节拍长短不相同。 在维也纳华尔兹中，每两小节六步为一组，每一节拍时间值长短不相同，不都是平均占一拍。六个节拍时间值分别是：1.5、0.75、0.75、1.5、0.75、0.75，第一、四拍最长，第三、六拍最短，口令：慢、快、快、慢、快、快 跳快三的要领 (2011-11-14 10:18:09) 转载▼ 标签：
杂谈
维也纳华尔兹俗称快三，它是舞中之王，跳快三是很难跳得好的，我虽然跳舞多年，长期以来被错误的观点支配，也是最近才掌握到跳快三的要领。 快三看似简单，只有四种基本步法，左转、右转、左换步、右换步，但如果不掌握要领，光靠看视频，听舞友指点，不容易领会关键的要领，舞就跳不好。 很多人以为快三就是比慢三转快一些，这就错了，这也是跳不好快三的原因。我以前也是用这种思维去跳的，结果一直转不好，转起来不畅顺，不能绕舞池转。开始还以为对方没跳好，但与多个人跳过也不好，最近才发现，是自己没跳对，不会带舞伴，跳和带的方法不对。 不久前，在网上无意间找到了2句跳好快三的要决，原来快三的转与慢三的转完全不一样，慢三是转园圈，像车轮那样。而快三的转是折转或翻转，像蛇爬行时一样。其次，快三不是以3拍为一小节，而是以6拍为一小节。一小节中跳半个大圈和半个小圈，不是两个半圈相同的，跳时男女互相错开，男跳大半圈时女跳小半圈，只有跳大半圈时才发力。这就是对快三的新认识，是跳快三的要领。 从以上认识入手，还需要学会用力的方法，以前我和很多人一样用手发力来带对方转，这显然不能到位。其实，关键是要从腰发力，用侧腰的力去带动身体前进，以前进带动转动。 快三的左转和右转也很不一样，很多人右转不错，但左转就不妥，这也是上面说的原因，没有认识快三的转的实质。在跳快三过
TTL和CMOS电平总结 TTL和CMOS电平总结 TTL——Transistor-Transistor Logic HTTL——High-speed TTL LTTL——Low-power TTL STTL——Schottky TTL LSTTL——Low-power Schottky TTL ASTTL——Advanced Schottky TTL ALSTTL——Advanced Low-power Schottky TTL FAST(F)——Fairchild Advanced schottky TTL CMOS——Complementary metal-oxide-semiconductor HC/HCT——High-speed CMOS Logic(HCT与TTL电平兼容) AC/ACT——Advanced CMOS Logic(ACT与TTL电平兼容)（亦称ACL） AHC/AHCT——Advanced High-speed CMOS Logic(AHCT与TTL电平兼容) FCT——FACT扩展系列，与TTL电平兼容 FACT——Fairchild Advanced CMOS Technology 1，TTL电平： 输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平 是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。 2，CMOS电平： 1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。 3，电平转换电路： 因为TTL和COMS的高低电平的值不一样（ttl 5v<＝＝>cmos 3.3v），所以互相连接时需 要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。哈哈 4，OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱 动门电路。 5，TTL和COMS电路比较： 1）TTL电路是电流控制器件，而coms电路是电压控制器件。 2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。 COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。 COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常
常用逻辑电平简介（转载） 逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS232、RS422、RS485等。 图1－1：常用逻辑系列器件 TTL：Transistor-Transistor Logic CMOS：Complementary Metal Oxide Semicondutor LVTTL：Low Voltage TTL LVCMOS：Low Voltage CMOS ECL：Emitter Coupled Logic， PECL：Pseudo/Positive Emitter Coupled Logic LVDS：Low Voltage Differential Signaling GTL：Gunning Transceiver Logic BTL：Backplane Transceiver Logic ETL：enhanced transceiver logic GTLP：Gunning Transceiver Logic Plus TI的逻辑器件系列有：74、74HC、74AC、74LVC、74LVT等 S - Schottky Logic LS - Low-Power Schottky Logic CD4000 - CMOS Logic 4000 AS - Advanced Schottky Logic 74F - Fast Logic ALS - Advanced Low-Power Schottky Logic HC/HCT - High-Speed CMOS Logic BCT - BiCMOS Technology AC/ACT - Advanced CMOS Logic FCT - Fast CMOS Technology ABT - Advanced BiCMOS Technology LVT - Low-Voltage BiCMOS Technology LVC - Low Voltage CMOS Technology LV - Low-Voltage CBT - Crossbar Technology ALVC - Advanced Low-Voltage CMOS Technology AHC/AHCT - Advanced High-Speed CMOS CBTLV - Low-Voltage Crossbar Technology ALVT - Advanced Low-Voltage BiCMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic TTL器件和CMOS器件的逻辑电平 ：逻辑电平的一些概念 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，
常用电平标准的讨论 （TTL，ECL，PECL，LVDS、CMOS、CML, GTL, HSTL, SSTL） 部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平 的区别就是这些么? 是否LVTTL电平无法直接驱动TTL电路呢? 另外,"因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。" 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么? 简单列个表把 Voh Vol Vih Vil Vcc TTL 2.4 0.4 2.0 0.8 5 CMOS 4.44 0.5 3.5 1.5 5 LVTTL 2.4 0.4 2.0 0.8 3.3 LVCMOS 2.4 0.5 2.0 0.8 3.3 SSTL_2 1.82 0.68 1.43 1.07 2.5 根据上表所示，LVTTL可以驱动TTL，至于噪声，功耗问题小弟就不理解了，希望高手赐教！ TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成 为LVTTL. LVTTL TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成 为LVTTL. ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。