中国矿业大学2012～2013学年第一学期 《数字系统设计基础》试卷（A）卷 考试时间：100 分钟考试方式：闭卷 学院_________班级_____________姓名___________学号____________ 一、选择题（20分，每题2分） 1.不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法错误的是_________ A. PROCESS为一无限循环语句(执行状态、等待状态) B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于VHDL以下几种说法错误的是___________ A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL程序中是区分大小写的 D.结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于______引起的。 A. 电路中存在延迟 B.电路不是最简 C. 电路有多个输出 D.电路中使用不同的门电路 6. 下列关于临界路径说法正确的是___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于FPGA和CPLD的区别说法正确的是___________ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑
齿轮范成原理实验报告 班 别 学 号 姓 名 一、齿条刀具的齿顶高和齿根高为什么都等于（**+c h a ）m ? 答：两齿轮配合时，分度圆是相切的！一齿轮的齿顶圆和另一齿轮的齿跟圆之间是有间隙的！齿条刀具插齿时是模仿齿轮和齿条的啮合过程。因此，当齿条刀具的齿顶高和齿根高都等于(ha*+c*)m ，即，多出一了个c*m,以便切出传动时的顶隙部分！ 二、用齿条刀具加工标准齿轮时，刀具和轮坯之间的相对位置和相对运动有何要求? 答：用齿条刀具加工标准齿轮时，刀具的分度线（齿厚等于齿槽宽的那条线）与轮坯齿轮分度圆相切，并且做纯滚动。 三、设定预加工齿轮的参数，附上模拟加工出来齿廓图，说明同一齿轮基本参数下，标准齿轮、正变位齿轮和负变位几何尺寸上有何不同？ 答：在齿轮参数相同的情况下（齿数、模数、压力角），标准齿轮和变位齿轮的渐开线是相同的。其不同之处是，正变位齿轮取用了渐开线靠上的部分（远离基圆中心方向），渐开线更平直些；负变位齿轮取用了渐开线靠下的部分（靠近基圆中心方向），渐开线更弯曲些。负变位的齿轮看起来更瘦，正变位的齿轮看起来更胖。
四、模拟加工一个发生根切的齿轮，附上所描绘的齿廓图，用彩色笔描出齿廓曲线的根切段。
五、以四题中发生根切的齿轮为例，说明避免根切发生的措施，并模拟加工出来，附上齿轮加工后的齿廓图。 答：避免发生根切的措施 1、使被切齿轮的齿数多于不发生根切的最少齿数 2、减小齿顶高系数ha*或加大刀具角α 3、变位修正法 这里是因为设置了加工齿轮齿轮数为16而发生根切，根据计算，不发生根切的最小齿数为 17，其他参数不变，将齿轮齿数改为23，得到下图，齿轮不发生根切。
verilog 数字系统设计教程习题答案第二章 HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是
6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile 是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler ，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit ，据说比Synopsys 的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit 被Cadence 公司收购，为此Cade nee放弃了它原来的综合软件Syn ergy。随着FPGA 设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Sy nopsys 的FPGAExpress，Cade nee 的Syn plity ，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC Jam格式的 文件 9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与
四、实验记录及处理 1、设定输出电流，当负载变化时，测量输出的电压、电流如表1所示 表1 外特性数据记录 1 2 3 4 5 6 7 8 50A U/V 10.01 17.30 26.00 36.04 50.30 51.10 51.60 52.10 I/A 49.60 49.60 49.70 49.60 49.00 39.50 34.00 29.80 100A U/V 15.80 27.08 41.00 48.10 50.00 51.00 51.50 51.80 I/A 99.70 99.60 99.80 77.80 50.40 39.50 34.70 34.70 150A U/V 18.50 34.60 45.10 47.70 49.80 51.00 51.50 52.00 I/A 149.90 150.00 121.30 84.80 53.30 42.40 36.80 32.40 200A U/V 22.80 41.40 45.50 47.70 50.00 51.00 51.50 51.90 I/A 200.00 193.70 127.60 86.20 54.80 43.10 35.80 31.90 250A U/V 26.20 41.10 45.10 47.70 50.00 50.80 51.40 51.80 I/A 246.70 194.30 126.10 84.00 53.10 41.20 36.20 31.70 300A U/V 29.80 41.20 45.10 47.80 50.10 51.00 51.60 52.60 I/A 295.70 196.00 120.00 84.10 53.30 41.50 36.10 31.60 外特性曲线图如下： 图4 变极性TIG焊接电源外特性 曲线分析： 在输出功率P一定的情况下，由于P=I2 R，随着负载R的增加，输出电流I 只能下降，又因为P=UI，输出电压U上升，曲线无法继续保持恒流特性，这一特性在大电流输出时更加明显。
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
Verilog数字系统设计教程思考题答案 绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提 高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
Experiment Export Name: Student No: Institute:
Dec 26, 2011 Experiment Purposes 1. Be familiar with the software Environment and Programming flow in MATLAB5.3. 2. Learn how to draw the signal waveform and determine the signal properties. 3. Calculate the convolution, frequency response and system output by using the functions: conv, freqz, freqs and filter. Experiment Contents
实验项目一：MATLAB编程基础及典型实例 ①画出离散时间正弦信号并确定基波周期(注：pi 表示圆周率) 1 x1[n]=sin(pi*4/4)*cos(pi*n/4) 2 x2[n]=cos(pi*n/4)*cos(pi*n/4) 3 x3[n]=sin(pi*n/4)*cos(pi*n/8) program for matlab n=0:31; x1=sin(pi*n/4).*cos(pi*n/4); x2=cos(pi*n/4).*cos(pi*n/4); x3=sin(pi*n/4).*cos(pi*n/8); subplot(3,1,1); stem(n,x1); title('x1'); subplot(3,1,2); stem(n,x2); title('x2'); subplot(3,1,3); stem(n,x3); title('x3'); grid on;
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
实验一门电路逻辑功能及测试 一、实验目得 1、熟悉门电路逻辑功能。 2、熟悉数字电路学习机及示波器使用方法。 二、实验仪器及材料 1、双踪示波器 2、器件 ７4LＳ00 二输入端四与非门２片 7４ＬS20 四输入端双与非门1片 ７４ＬS8６二输入端四异或门1片 74LS０4 六反相器1片 三、预习要求 1、复习门电路工作原理相应逻辑表达示。 2、熟悉所有集成电路得引线位置及各引线用途。 ３、了解双踪示波器使用方法。 四、实验内容 实验前按学习机使用说明先检查学习机就是否正常,然后选择实验用得集成电路，按自己设计得实验接线图接好连线,特别注意Vcc及地线不能接错。线接好后经实验指导教师检查无误方可通电。试验中改动接线须先断开电源,接好线后在通电实验。 1、测试门电路逻辑功能。 （1）选用双输入与非门74ＬＳ20一只，插入面包板,按图 连接电路,输入端接S1~Ｓ4(电平开关输入插口),输 出端接电平显示发光二极管(D1～D８任意一个）。 （2)将电平开关按表1、1置位,分别测出电压及逻辑状态。(表1、１)
2、异或门逻辑功能测试 (1)选二输入四异或门电路74LS86,按图接线,输入端１﹑2﹑4﹑5接电平开关,输出端Ａ﹑B﹑Ｙ接电平显示发光二极管。 (2)将电平开关按表1、２置位，将结果填入表中。 表1、2 3、逻辑电路得逻辑关系
(1)选用四二输入与非门74LS0０一只,插入面包板，实验电路自拟。将输入输出逻辑关系分 别填入表1、3﹑表1、4。 (２）写出上面两个电路得逻辑表达式。 表1、３ Y=A ⊕B 表1、4 Y=A ⊕B Ｚ=AB 4、逻辑门传输延迟时间得测量 用六反相器(非门)按图1、5接线,输80KHz 连续脉冲,用双踪示波器测输入，输出相位差,计算每个门得平均传输延迟时间得ｔｐd 值 : tpd ＝０、２μｓ/6=1/30μｓ 5、利用与非门控制输出。 选用四二输入与非门74LS00一只,插入面包板，输入接任一电平开关，用示波器观察Ｓ对输出脉冲得控制作用: 一端接高有效得脉冲信号,另一端接控制信号。只有控制信号端为高电平时,脉冲信号才能通过。这就就是与非门对脉冲得控制作用。 6.用与非门组成其她门电路并测试验证 (1)组成或非门。 用一片二输入端与非门组成或非门 Y = Ａ+ B = A ? Ｂ 画出电路图,测试并填表1、5 中。 表1、5 图如下： （2）组成异或门 ① 将异或门表达式转化为与非门表达式。 A ⊕B=｛[(ＡＡ)＇B]'［Ａ( B Ｂ）＇]}＇ ② 画出逻辑电路图。 ③ 测试并填表1、6。表1、6
华南理工大学实验报告集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）
实验报告课程名称：计算机组成与体系结构 学生姓名：张璐鹏 学生学号： 学生专业：网络工程 开课学期： 2017年10月
实验一运算器组成实验 地点：楼 房； 实验台号： 实验日期与时 间： 评分： 预习检查纪录：实验教师： 一、实验目的 1．熟悉双端口通用寄存器堆的读写操作。 2．熟悉简单运算器的数据传送通路。 3．验证运算器74LS181的算术逻辑功能。 4．按给定数据，完成指定的算术、逻辑运算。 二、实验电路 图3.1示出了本实验所用的运算器数据通路图。参与运算的数据首先通过实验台操作板上的八个二进制数据开关SW7-SW0来设置，然后输入到双端口通用寄存器堆RF中。 RF(U54)由一个ispLSI1016实现，功能上相当于四个8位通用寄存器，用于保存参与运算的数据，运算后的结果也要送到RF中保存。双端口寄存器堆模块的控制信号中，RS1、RS0用于选择从B端口（右端口）读出的通用寄存器，RD1、RD0用于选择从A端口（左端口）读出的通用寄存器。而WR1、WR0用于选择写入的通用寄存器。LDRi是写入控制信号，当LDRi＝1时，数据总线DBUS上的数据在T3写入由WR1、WR0指定的通用寄存器。RF的A、B端口分别与操作数暂存器DR1、DR2相连；另
外，RF的B端口通过一个三态门连接到数据总线DBUS上，因而RF中的 数据可以直接通过B端口送到DBUS上。 DR1(U47)和DR2(U48)各由1片74LS273构成，用于暂存参与运算的数据。DR1接ALU的A输入端口，DR2接ALU的B输入端口。ALU(U31、U35)由两片74LS181构成，ALU的输出通过一个三态门（74LS244）发送到数 据总线DBUS上。 实验台上的八个发光二极管DBUS7-DBUS0显示灯接在DBUS上，可以 显示输入数据或运算结果。另有一个指示灯C显示运算器进位标志信号 状态。 图中尾巴上带粗短线标记的信号都是控制信号，其中S3、S2、S1、 S0、M、Cn#、LDDR1、LDDR2、ALU_BUS#、SW_BUS#、LDRi、RS1、RS0、 RD1、RD0、WR1、WR0都是电位信号，在本次实验中用拨动开关K0—K15 来模拟；T2、T3为时序脉冲信号，印制板上已连接到实验台的时序电 路。实验中进行单拍操作，每次只产生一组T1、T2、T3、T4时序脉冲，需将实验台上的DP、DB开关进行正确设置。将DP开关置1，DB开关置0，每按一次QD按钮，则顺序产生T1、T2、T3、T4一组单脉冲。 三、实验设备 1.TEC-5计算机组成实验系统1台 2.逻辑测试笔一支（在TEC-5实验台上） 3.双踪示波器一台（公用） 4.万用表一只（公用） 四、实验任务
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
数 字 图 像 实 验 报 告 学院：计算机与信息工程学院 专业：通信工程 学号：1008224072 姓名：张清峰
实验一图像增强—灰度变换 专业：通信工程学号：1008224072姓名：张清峰 一、实验目的： 1、了解图像增强的目的及意义，加深对图像增强的感性认识，巩固所学理论知识。 2、学会对图像直方图的分析。 3、掌握直接灰度变换的图像增强方法。 二、实验原理及知识点 术语‘空间域’指的是图像平面本身，在空间与内处理图像的方法是直接对图像的像素进行处理。空间域处理方法分为两种：灰度级变换、空间滤波。空间域技术直接对像素进行操作其表达式为 g(x,y)=T[f(x,y)] 其中f(x,y)为输入图像，g(x,y)为输出图像，T是对图像f进行处理的操作符，定义在点(x,y)的指定领域内。 定义点(x,y)的空间邻近区域的主要方法是，使用中心位于(x,y)的正方形或长方形区域，。此区域的中心从原点(如左上角)开始逐像素点移动，在移动的同时，该区域会包含不同的领域。T应用于每个位置(x,y)，以便在该位置得到输出图像g。在计算(x,y)处的g值时，只使用该领域的像素。 灰度变换T的最简单形式是使用领域大小为1×1，此时,(x,y)处的g值仅由f 在该点处的亮度决定，T也变为一个亮度或灰度级变化函数。当处理单设(灰度)图像时，这两个术语可以互换。由于亮度变换函数仅取决于亮度的值，而与(x,y)无关，所以亮度函数通常可写做如下所示的简单形式： s=T(r) 其中，r表示图像f中相应点(x,y)的亮度，s表示图像g中相应点(x,y)的亮度。 三、实验内容： 1、图像数据读出 2、计算并分析图像直方图 3、利用直接灰度变换法对图像进行灰度变换 下面给出灰度变化的MATLAB程序 f=imread('C:\ch17\tu\6.jpg'); g=imhist(f,256); imshow(g) %显示其直方图
物理化学实验Ⅰ 课程名称：物理化学实验Ⅰ 英文名称：Experiments in Physical Chemistry 课程代码：147012 学分：0.5 课程总学时：16 实验学时：16 （其中，上机学时：0） 课程性质：?必修□选修 是否独立设课：?是□否 课程类别：?基础实验□专业基础实验□专业领域实验 含有综合性、设计性实验：?是□否 面向专业：高分子材料科学与工程、材料科学与工程（无机非金属材料科学与工程、材料化学） 先修课程：物理、物理化学、无机化学实验、有机化学实验、分析化学实验等课程。 大纲编制人：课程负责人张震实验室负责人刘仕文 一、教学信息 教学的目标与任务： 该课程是本专业的一门重要的基础课程，物理化学实验的特点是利用物理方法来研究化学系统变化规律，是从事本专业相关工作必须掌握的基本技术课程。其任务是通过本课程的学习，使学生达到以下三方面的训练： （1）通过实验加深学生对物理化学原理的认识，培养学生理论联系实际的能力； （2）使学生学会常用的物理化学实验方法和测试技术，提高学生的实验操作能力和独立工作能力； （3）培养学生查阅手册、处理实验数据和撰写实验报告的能力，使学生受到初步的物理性质研究方法的训练。 教学基本要求： 物理化学实验的特点是利用物理方法来研究化学系统变化规律，实验中常用多种物理测量仪器。因此在物理化学实验教学中，应注意基本测量技术的训练及初步培养学生选择和配套仪器进行实验研究工作的能力。 物理化学实验包括下列内容： （1）热力学部分量热、相平衡和化学平衡实验是这部分的基本内容。还可以选择稀溶液的依数性、溶液组分的活度系数或热分析等方面的实验。
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
细胞个数实验报告 篇一：细胞计数实验报告 细胞计数实验报告 一、目的 培养的细胞在一般条件下要求有一定的密度才能生长良好，所以要进行细胞计数 二、原理 细胞计数的原理和方法与血细胞计数相同。显微镜直接计数法是将一定稀释的菌体或孢子悬液注入血球计数板的计数室中，于显微镜下直接计数的一种简便、快速、直观的方法。因为计数板是一块特别的载玻片。其上由四条槽构成三个平台；中间较宽的平台又被一短横槽隔成两半，每一边的平台上各刻有一个方格网，每个方格网共分为九个大方格，一个大方格分成16个中方格，每个中方格又分成25个小方格，无论哪种每个大方格中的小方格都是400个。每一个大方格边长为0．1mm，所以计数室的容积为0．1mm3。计数时，通常只用4个四周大方格内的细胞数即可。然后求出每个大方格的平均值，即得出一个大方格中的平均细胞数，再换算成lml菌液中的总细胞数。若设大方格中平均细胞数为N，菌液稀释倍数为M，则计算方法为： lml菌液中的总菌数=平均每个中格中菌的个数=10000xMxN=10000MN(个)
三、实验材料 普通显微镜、血球计数板、试管、吸管，微量移液管、细胞悬浮液 四、实验步骤 1、将血球计数板及盖片用擦试干净，并将盖片盖在计数板上。 2、将细胞悬液吸出少许，注射在盖片边缘，使悬液充满盖片和计数板之间。 3、镜下观察，计算计数板四大格细胞总数，压线细胞只计左侧和上方的。然后按下式计算： 细胞数/ml＝4大格细胞总数/ 4×10000 注意：镜下偶见由两个以上细胞组成的细胞团，应按单个细胞计算，若细胞团占10%以上，说明分散不好，需重新制备细胞悬液 五、实验结果 六、讨论与反思 注意多计数几次，求平均值 细胞要比较均匀的分布，四个大方格上的细胞数不应相差太多，否则重新混匀细胞悬浮液，再次计数 篇二：细胞生物学实验报告 染色体标本的制备及观察 泮力菁 XX00140091XX级生物基地同组者：商倩倩
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
****大学 实验报告 课程名称：基于FPGA的现代数字系统设计 实验名称：基于HDL十进制计数显示系统设置 姓名： 学号: 班级： 指导教师： ****大学信息工程学院制
基于HDL十进制计数显示系统设置 一、实验要求 1．设计具有异步复位，同步使能的十进制计数器，其计数结果通过七段数码管，发光二极管等进行显示。 2．主要设计的模块有十进制计数模块和数码管驱动模块以及消抖模块。 3．需要将按键输入的时钟,然后通过消抖模块消抖后，再输出至后续使用。 4．共阴极数码管驱动。 二、实验原理 本次的设计是一个具有数显输出的十进制计数器。示意图如2.1所示。 图2.1 七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。 显示译码器，用HDL语言判断CLK的上升沿信号，每次收到一次上升沿信号，计数器的值加一并显示在数码管上，所以本次实验会将十进制计数与七段数码管的显示分别写在两个模块里面。 系统模块划分及引脚连线图如下：
三、实验步骤（设计输入） 1．十进制计数器模块 module cnt10(clk,clr,ena,sum,cout); input clk,clr,ena; output [3:0] sum; output cout; reg [3:0] sum; reg cout; always @ (posedge clk or posedge clr) if(clr==1) begin sum <= 4'b0000; cout<= 1'b0;end else if(ena==1'b1) if(sum==4'b1001) begin sum <= 4'b0000; cout<= 1'b1; end else begin sum <= sum+1; cout<= 1'b0; end else begin sum <= sum; cout<= cout; end Endmodule 程序主要思路是用always等待clk与clr的上升沿信号，因为是异步清零所以在always 中也要等待clr的清零信号。用if语句判断clr信号，为1则清零。判断ena信号，为1进行计数操作，为0输出保持不变。计数中，判断sum的值如果为9时，进行进位操作，并将sum值赋值为0 2．数码管驱动模块 module led7 (sum ,out ); input [3:0] sum; output [6:0] out; reg [6:0] out ; always @(sum) begin out = {7{1'b0}};
实验一计数器、译码器电路 一、实验目的 1.掌握555门电路构成的矩形波发生器； 2.掌握分频器电路； 3.掌握计数器电路； 4.掌握译码驱动电路； 二、实验要求 1.熟悉Multisim仿真软件； 2.采用Multisim绘制数字式电子钟电路； 3.应用Multisim仿真软件进行仿真和调试； 4.分析结果，写出实验报告； 三、实验步骤 1.振荡器电路图： 振荡器电路给数字式电子钟提供一个频率稳定、准确的32768Hz的矩形波波信号，其可保证数字式电子钟的走时准确及稳定，本实验采用555门电路构成的矩形波发生器。 给出振荡器电路仿真图与仿真波形 2.分频器电路： 分频器电路将32768Hz的高频方波信号经32768(215)次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。
给出分频器电路仿真图与仿真波形 3.时间计数器电路： 时间计数电路由秒个位、十位计数器、分个位、十位计数及时个位、十位计数电路构成。其中：秒个位和秒十位计数器、分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为十二进制计数器。 图1为2片74160构成的60秒计时电路，图2为两位的小时计时电路，其中个位采用数码管，十位采用发光二极管，要求仿真图中均采用数码管。 图1 秒计时电路
图2 计时电路 给出时间计数器电路仿真图 4.译码驱动电路： 译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 5.数码管： 数码管通常有发光二极(LED)管数码管、液晶(LCD)数码管,本设计提供的为LED数码管。 6. 给出实验仿真总图
第8章数字系统设计基础 8.1 数字系统在逻辑上可以划分成哪两个部分？其中哪一部分是数字系统的核心？ 解：数字系统在逻辑上可以划分成控制器和数据处理器两部分，控制器是数字系统的核心。 8.2 什么是数字系统的ASM图？它与一般的算法流程图有什么不同？ASM块的时序意义是什么？解：算法状态机（ASM）是数字系统控制过程的算法流程图。它与一般的算法流程图的区别为ASM 图表可表示事件的精确时间间隔序列，而一般的算法流程图只表示事件发生的先后序列，没有时间概念。ASM块的时序意义是一个ASM块内的操作是在一个CLK脉冲作用下完成的。 8.3 某数字系统，在T0状态下，下一个CLK到，完成无条件操作：寄存器R←1010，状态由T0→ T1。在T1状态下，下一个CLK到，完成无条件操作：R左移，若外输入X=0，则完成条件操作：计数器A←A+1，状态由T1→T2；若X=1，状态由T1→T3。画出该系统的ASM图。 解：ASM图表如图所示 8.4 一个数字系统在T1状态下，若启动信号C=0，则保持T1状态不变；若C=1，则完成条件操作： A←N1，B←N2，状态由T1→T2。在T2状态下，下一个CLK到，完成无条件操作B←B?1，若M=0，则完成条件操作：P右移，状态由T2→T3；若M=1，状态由T2→T4→T1。画出该数字系统的ASM图。 解：ASM图表如图
8.5 控制器状态图如题图8.5所示，画出其等效的ASM图。 题图8.5 解：ASM图 8.6 设计一个数字系统，它有三个4位的寄存器X、Y、Z，并实现下列操作： ①启动信号S出现，传送两个4位二进制数N1、N2分别给寄存器X、Y； ② 如果X>Y，左移X的内容，并把结果传送给Z； ③如果X 数字图像处理实验报告 学院名称：信息科学与工程学院 专业班级：计科0801 姓名：谢旭芳 学号：0909080423 指导老师：赵欢喜 实验二数字图像的空间域滤波和频域滤波 一．实验目的 1.掌握图像滤波的基本定义及目的； 2.理解空间域滤波的基本原理及方法； 3.掌握进行图像的空域滤波的方法。 4.掌握傅立叶变换及逆变换的基本原理方法； 5.理解频域滤波的基本原理及方法； 6.掌握进行图像的频域滤波的方法。 二．实验内容描述 1.空间平滑滤波： a)读出eight.tif这幅图像，给这幅图像分别加入椒盐噪声和高斯噪声后并与 前一张图显示在同一图像窗口中；（提示：加噪音函数为imnoise） b)对加入噪声图像选用不同的平滑（低通）模板做运算，对比不同模板所 形成的效果，要求在同一窗口中显示；（提示:fspecial、imfilter或filter2, 或自己编码实现） c)使用函数imfilter时，分别采用不同的填充方法（或边界选项，如零填 充、’replicate’、’symmetric’、’circular’）进行低通滤波，显示处理后的图 像 d)运用for循环，将加有椒盐噪声的图像进行10次，20次均值滤波，查看 其特点,显示均值处理后的图像；（提示:利用fspecial函数的’average’类型 生成均值滤波器） e)对加入椒盐噪声的图像分别采用均值滤波法，和中值滤波法对有噪声的 图像做处理，要求在同一窗口中显示结果。（提示:medfilt2） f)自己设计平滑空间滤波器，并将其对噪声图像进行处理，显示处理后的 图像； 2.空间锐化滤波 a)读出blurry_moon.tif这幅图像，采用3×3的拉普拉斯算子w = [ 1, 1, 1; 1数字图像实验报告
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