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基于FPGA的SDRAM实验Verilog源代码

// megafunction wizard: %ALTPLL%

// GENERATION: STANDARD

// VERSION: WM1.0

// MODULE: altpll

// ============================================================ // File Name: clk_ctrl.v

// Megafunction Name(s):

// altpll

// Simulation Library Files(s):

// altera_mf

// ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!

// 11.0 Build 208 07/03/2011 SP 1 SJ Full Version

// ************************************************************

//Your use of Altera Corporation's design tools, logic functions

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//applicable agreement for further details.

// synopsystranslate_off

`timescale 1 ps / 1 ps

// synopsystranslate_on

moduleclk_ctrl (

areset,

inclk0,

c0,

c1,

c2,

locked);

input areset;

input inclk0;

output c0;

output c1;

output c2;

output locked;

`ifndef ALTERA_RESERVED_QIS

// synopsystranslate_off

`endif

tri0 areset;

`ifndef ALTERA_RESERVED_QIS

// synopsystranslate_on

`endif

wire [5:0] sub_wire0;

wire sub_wire2;

wire [0:0] sub_wire7 = 1'h0;

wire [2:2] sub_wire4 = sub_wire0[2:2];

wire [0:0] sub_wire3 = sub_wire0[0:0];

wire [1:1] sub_wire1 = sub_wire0[1:1];

wire c1 = sub_wire1;

wire locked = sub_wire2;

wire c0 = sub_wire3;

wire c2 = sub_wire4;

wire sub_wire5 = inclk0;

wire [1:0] sub_wire6 = {sub_wire7, sub_wire5};

altpll altpll_component (

.areset (areset),

.inclk (sub_wire6),

.clk (sub_wire0),

.locked (sub_wire2),

.activeclock (),

.clkbad (),

.clkena ({6{1'b1}}),

.clkloss (),

.clkswitch (1'b0),

.configupdate (1'b0),

.enable0 (),

.enable1 (),

.extclk (),

.extclkena ({4{1'b1}}),

.fbin (1'b1),

.fbmimicbidir (),

.fbout (),

.fref (),

.icdrclk (),

.pfdena (1'b1),

.phasecounterselect ({4{1'b1}}),

.phasedone (),

.phasestep (1'b1),

.phaseupdown (1'b1),

.pllena (1'b1),

.scanaclr (1'b0),

.scanclk (1'b0),

.scanclkena (1'b1),

.scandata (1'b0),

.scandataout (),

.scandone (),

.scanread (1'b0),

.scanwrite (1'b0),

.sclkout0 (),

.sclkout1 (),

.vcooverrange (),

.vcounderrange ());

defparam

altpll_component.clk0_divide_by = 1,

altpll_component.clk0_duty_cycle = 50,

altpll_component.clk0_multiply_by = 5,

altpll_component.clk0_phase_shift = "0",

altpll_component.clk1_divide_by = 1,

altpll_component.clk1_duty_cycle = 50,

altpll_component.clk1_multiply_by = 1,

altpll_component.clk1_phase_shift = "0",

altpll_component.clk2_divide_by = 1,

altpll_component.clk2_duty_cycle = 50,

altpll_component.clk2_multiply_by = 5,

altpll_component.clk2_phase_shift = "5000",

altpll_https://www.doczj.com/doc/474557630.html,pensate_clock = "CLK0",

altpll_component.gate_lock_signal = "NO",

altpll_component.inclk0_input_frequency = 50000,

altpll_component.intended_device_family = "Cyclone II",

altpll_component.invalid_lock_multiplier = 5,

altpll_component.lpm_hint = "CBX_MODULE_PREFIX=clk_ctrl", altpll_component.lpm_type = "altpll",

altpll_component.operation_mode = "NORMAL",

altpll_component.port_activeclock = "PORT_UNUSED",

altpll_component.port_areset = "PORT_USED",

altpll_component.port_clkbad0 = "PORT_UNUSED",

altpll_component.port_clkbad1 = "PORT_UNUSED",

altpll_component.port_clkloss = "PORT_UNUSED",

altpll_component.port_clkswitch = "PORT_UNUSED",

altpll_component.port_configupdate = "PORT_UNUSED", altpll_component.port_fbin = "PORT_UNUSED",

altpll_component.port_inclk0 = "PORT_USED",

altpll_component.port_inclk1 = "PORT_UNUSED",

altpll_component.port_locked = "PORT_USED",

altpll_component.port_pfdena = "PORT_UNUSED",

altpll_component.port_phasecounterselect = "PORT_UNUSED", altpll_component.port_phasedone = "PORT_UNUSED",

altpll_component.port_phasestep = "PORT_UNUSED",

altpll_component.port_phaseupdown = "PORT_UNUSED", altpll_component.port_pllena = "PORT_UNUSED",

altpll_component.port_scanaclr = "PORT_UNUSED",

altpll_component.port_scanclk = "PORT_UNUSED",

altpll_component.port_scanclkena = "PORT_UNUSED",

altpll_component.port_scandata = "PORT_UNUSED",

altpll_component.port_scandataout = "PORT_UNUSED",

altpll_component.port_scandone = "PORT_UNUSED",

altpll_component.port_scanread = "PORT_UNUSED",

altpll_component.port_scanwrite = "PORT_UNUSED",

altpll_component.port_clk0 = "PORT_USED",

altpll_component.port_clk1 = "PORT_USED",

altpll_component.port_clk2 = "PORT_USED",

altpll_component.port_clk3 = "PORT_UNUSED",

altpll_component.port_clk4 = "PORT_UNUSED",

altpll_component.port_clk5 = "PORT_UNUSED",

altpll_component.port_clkena0 = "PORT_UNUSED",

altpll_component.port_clkena1 = "PORT_UNUSED",

altpll_component.port_clkena2 = "PORT_UNUSED",

altpll_component.port_clkena3 = "PORT_UNUSED",

altpll_component.port_clkena4 = "PORT_UNUSED",

altpll_component.port_clkena5 = "PORT_UNUSED",

altpll_component.port_extclk0 = "PORT_UNUSED",

altpll_component.port_extclk1 = "PORT_UNUSED",

altpll_component.port_extclk2 = "PORT_UNUSED",

altpll_component.port_extclk3 = "PORT_UNUSED",

altpll_component.valid_lock_multiplier = 1;

endmodule

// ============================================================ // CNX file retrieval info

// ============================================================ // Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"

// Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"

// Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "0"

// Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"

// Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"

// Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"

// Retrieval info: PRIVATE: BANDWIDTH_USE_CUSTOM STRING "0"

// Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"

// Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"

// Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"

// Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "1"

// Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"

// Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"

// Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"

// Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"

// Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"

// Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "8"

// Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "1"

// Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "1"

// Retrieval info: PRIVATE: DIV_FACTOR2 NUMERIC "1"

// Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"

// Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"

// Retrieval info: PRIVATE: DUTY_CYCLE2 STRING "50.00000000"

// Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "100.000000" // Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "20.000000" // Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE2 STRING "100.000000" // Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"

// Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"

// Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1" // Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "1"

// Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"

// Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"

// Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"

// Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "20.000"

// Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"

// Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"

// Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"

// Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"

// Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"

// Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone II" // Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"

// Retrieval info: PRIVATE: LOCKED_OUTPUT_CHECK STRING "1"

// Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"

// Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "Not Available" // Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"

// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"

// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT1 STRING "deg"

// Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT2 STRING "deg"

// Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"

// Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"

// Retrieval info: PRIVATE: MIRROR_CLK1 STRING "0"

// Retrieval info: PRIVATE: MIRROR_CLK2 STRING "0"

// Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "5"

// Retrieval info: PRIVATE: MULT_FACTOR1 NUMERIC "1"

// Retrieval info: PRIVATE: MULT_FACTOR2 NUMERIC "5"

// Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"

// Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "100.00000000"

// Retrieval info: PRIVATE: OUTPUT_FREQ1 STRING "100.00000000"

// Retrieval info: PRIVATE: OUTPUT_FREQ2 STRING "100.00000000"

// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "0"

// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE1 STRING "0"

// Retrieval info: PRIVATE: OUTPUT_FREQ_MODE2 STRING "0"

// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"

// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT1 STRING "MHz"

// Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT2 STRING "MHz"

// Retrieval info: PRIVATE: PHASE_RECONFIG_FEATURE_ENABLED STRING "0" // Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"

// Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"

// Retrieval info: PRIVATE: PHASE_SHIFT1 STRING "0.00000000"

// Retrieval info: PRIVATE: PHASE_SHIFT2 STRING "5.00000000"

// Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0" // Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"

// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT1 STRING "deg"

// Retrieval info: PRIVATE: PHASE_SHIFT_UNIT2 STRING "ns"

// Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"

// Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "1"

// Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"

// Retrieval info: PRIVATE: PLL_ENA_CHECK STRING "0"

// Retrieval info: PRIVATE: PLL_ENHPLL_CHECK NUMERIC "0"

// Retrieval info: PRIVATE: PLL_FASTPLL_CHECK NUMERIC "0"

// Retrieval info: PRIVATE: PLL_FBMIMIC_CHECK STRING "0"

// Retrieval info: PRIVATE: PLL_LVDS_PLL_CHECK NUMERIC "0"

// Retrieval info: PRIVATE: PLL_PFDENA_CHECK STRING "0"

// Retrieval info: PRIVATE: PLL_TARGET_HARCOPY_CHECK NUMERIC "0"

// Retrieval info: PRIVATE: PRIMARY_CLK_COMBO STRING "inclk0"

// Retrieval info: PRIVATE: RECONFIG_FILE STRING "clk_ctrl.mif"

// Retrieval info: PRIVATE: SACN_INPUTS_CHECK STRING "0"

// Retrieval info: PRIVATE: SCAN_FEATURE_ENABLED STRING "0"

// Retrieval info: PRIVATE: SELF_RESET_LOCK_LOSS STRING "0"

// Retrieval info: PRIVATE: SHORT_SCAN_RADIO STRING "0"

// Retrieval info: PRIVATE: SPREAD_FEATURE_ENABLED STRING "0"

// Retrieval info: PRIVATE: SPREAD_FREQ STRING "50.000"

// Retrieval info: PRIVATE: SPREAD_FREQ_UNIT STRING "KHz"

// Retrieval info: PRIVATE: SPREAD_PERCENT STRING "0.500"

// Retrieval info: PRIVATE: SPREAD_USE STRING "0"

// Retrieval info: PRIVATE: SRC_SYNCH_COMP_RADIO STRING "0"

// Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"

// Retrieval info: PRIVATE: STICKY_CLK1 STRING "1"

// Retrieval info: PRIVATE: STICKY_CLK2 STRING "1"

// Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"

// Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"

// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"

// Retrieval info: PRIVATE: USE_CLK0 STRING "1"

// Retrieval info: PRIVATE: USE_CLK1 STRING "1"

// Retrieval info: PRIVATE: USE_CLK2 STRING "1"

// Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"

// Retrieval info: PRIVATE: USE_CLKENA1 STRING "0"

// Retrieval info: PRIVATE: USE_CLKENA2 STRING "0"

// Retrieval info: PRIVATE: USE_MIL_SPEED_GRADE NUMERIC "0"

// Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"

// Retrieval info: LIBRARY: altera_mfaltera_mf.altera_mf_components.all

// Retrieval info: CONSTANT: CLK0_DIVIDE_BY NUMERIC "1"

// Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"

// Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "5"

// Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"

// Retrieval info: CONSTANT: CLK1_DIVIDE_BY NUMERIC "1"

// Retrieval info: CONSTANT: CLK1_DUTY_CYCLE NUMERIC "50"

// Retrieval info: CONSTANT: CLK1_MULTIPLY_BY NUMERIC "1"

// Retrieval info: CONSTANT: CLK1_PHASE_SHIFT STRING "0"

// Retrieval info: CONSTANT: CLK2_DIVIDE_BY NUMERIC "1"

// Retrieval info: CONSTANT: CLK2_DUTY_CYCLE NUMERIC "50"

// Retrieval info: CONSTANT: CLK2_MULTIPLY_BY NUMERIC "5"

// Retrieval info: CONSTANT: CLK2_PHASE_SHIFT STRING "5000"

// Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"

// Retrieval info: CONSTANT: GATE_LOCK_SIGNAL STRING "NO"

// Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "50000" // Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone II"

// Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"

// Retrieval info: CONSTANT: OPERATION_MODE STRING "NORMAL"

// Retrieval info: CONSTANT: PORT_ACTIVECLOCK STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_ARESET STRING "PORT_USED"

// Retrieval info: CONSTANT: PORT_CLKBAD0 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_CLKBAD1 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_CLKLOSS STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_CLKSWITCH STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_CONFIGUPDATE STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_FBIN STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_INCLK0 STRING "PORT_USED"

// Retrieval info: CONSTANT: PORT_INCLK1 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_LOCKED STRING "PORT_USED"

// Retrieval info: CONSTANT: PORT_PFDENA STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_PHASECOUNTERSELECT STRING "PORT_UNUSED" // Retrieval info: CONSTANT: PORT_PHASEDONE STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_PHASESTEP STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_PHASEUPDOWN STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_PLLENA STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANACLR STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANCLK STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANCLKENA STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANDATA STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANDATAOUT STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANDONE STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANREAD STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_SCANWRITE STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clk0 STRING "PORT_USED"

// Retrieval info: CONSTANT: PORT_clk1 STRING "PORT_USED"

// Retrieval info: CONSTANT: PORT_clk2 STRING "PORT_USED"

// Retrieval info: CONSTANT: PORT_clk3 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clk4 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clk5 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clkena0 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clkena1 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clkena2 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clkena3 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clkena4 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_clkena5 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_extclk0 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_extclk1 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_extclk2 STRING "PORT_UNUSED"

// Retrieval info: CONSTANT: PORT_extclk3 STRING "PORT_UNUSED"

// Retrieval info: USED_PORT: @clk 0 0 6 0 OUTPUT_CLK_EXT VCC "@clk[5..0]"

// Retrieval info: USED_PORT: @extclk 0 0 4 0 OUTPUT_CLK_EXT VCC "@extclk[3..0]" // Retrieval info: USED_PORT: areset 0 0 0 0 INPUT GND "areset"

// Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"

// Retrieval info: USED_PORT: c1 0 0 0 0 OUTPUT_CLK_EXT VCC "c1"

// Retrieval info: USED_PORT: c2 0 0 0 0 OUTPUT_CLK_EXT VCC "c2"

// Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"

// Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"

// Retrieval info: CONNECT: @areset 0 0 0 0 areset 0 0 0 0

// Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0

// Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0

// Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0

// Retrieval info: CONNECT: c1 0 0 0 0 @clk 0 0 1 1

// Retrieval info: CONNECT: c2 0 0 0 0 @clk 0 0 1 2

// Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl.v TRUE

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl.ppf TRUE

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl.inc FALSE

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl.cmp FALSE

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl.bsf FALSE

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl_inst.v TRUE

// Retrieval info: GEN_FILE: TYPE_NORMAL clk_ctrl_bb.v TRUE

// Retrieval info: LIB_FILE: altera_mf

// Retrieval info: CBX_MODULE_PREFIX: ON

`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////

// Company :

/*-----------------------------------------------------------------------------

SDRAM接口说明：

上电复位时，SDRAM会自动等待200us然后进行初始化，具体模式寄存器的设置参看sdram_ctrl模块。

SDRAM的操作：

控制sys_en=1,sys_r_wn=0,sys_addr,sys_data_in进行SDRAM数据写入操作；控制sys_en=1,sys_r_wn=1,sys_addr即可从sys_data_out读出数据。

同时可以通过查询sdram_busy的状态查看读写是否完成。

-----------------------------------------------------------------------------*/

modulesdram_top(

clk,

rst_n,

sdram_wr_req,

sdram_rd_req,

sdram_wr_ack,

sdram_rd_ack,

sys_addr,

sys_data_in,

sys_data_out,

sdram_cke,

sdram_cs_n,

sdram_ras_n,

sdram_cas_n,

sdram_we_n,

sdram_ba,

sdram_addr,

sdram_data,

sdram_udqm,

sdram_ldqm

);

input clk; //系统时钟，100MHz

input rst_n; //复位信号，低电平有效

input sdram_wr_req; //系统写SDRAM请求信号

input sdram_rd_req; //系统读SDRAM请求信号

outputsdram_wr_ack; //

outputsdram_rd_ack; //

input[21:0] sys_addr; //读写SDRAM时地址暂存器，(bit21-20)L-Bank地址:(bit19-8)为行地址，(bit7-0)为列地址

input[15:0] sys_data_in; //写SDRAM时数据暂存器，4个突发读写字数据，默认为00地址bit15-0;01地址bit31-16;10地址bit47-32;11地址bit63-48

output[15:0] sys_data_out; //读SDRAM时数据暂存器,(格式同上)

// FPGA与SDRAM硬件接口

output sdram_cke; // SDRAM时钟有效信号

output sdram_cs_n; // SDRAM片选信号

output sdram_ras_n; // SDRAM行地址选通脉冲

output sdram_cas_n; // SDRAM列地址选通脉冲

output sdram_we_n; // SDRAM写允许位

output[1:0] sdram_ba; // SDRAM的L-Bank地址线

output[11:0] sdram_addr; // SDRAM地址总线

output sdram_udqm; // SDRAM高字节屏蔽

output sdram_ldqm; // SDRAM低字节屏蔽

inout[15:0] sdram_data; // SDRAM数据总线

// SDRAM内部接口

wire[4:0] init_state; // SDRAM初始化寄存器

wire[3:0] work_state; // SDRAM工作状态寄存器

wire[8:0] cnt_clk; //时钟计数

regdqm;

always @ (posedgeclk or negedgerst_n )

if(!rst_n)

dqm<=1'b1;

else

dqm<=1'b0;

assign sdram_udqm=dqm;

assign sdram_ldqm= dqm;

sdram_ctrl module_001( // SDRAM状态控制模块

.clk(clk),

.rst_n(rst_n),

.sdram_wr_req(sdram_wr_req),

.sdram_rd_req(sdram_rd_req),

.sdram_wr_ack(sdram_wr_ack),

.sdram_rd_ack(sdram_rd_ack),

.init_state(init_state),

.work_state(work_state),

.cnt_clk(cnt_clk)

);

sdram_cmd module_002( // SDRAM命令模块

.clk(clk),

.rst_n(rst_n),

.sdram_cke(sdram_cke),

.sdram_cs_n(sdram_cs_n),

.sdram_ras_n(sdram_ras_n),

.sdram_cas_n(sdram_cas_n),

.sdram_we_n(sdram_we_n),

.sdram_ba(sdram_ba),

.sdram_addr(sdram_addr),

.sys_addr(sys_addr),

.init_state(init_state),

.work_state(work_state)

);

sdram_wr_data module_003( // SDRAM数据读写模块

.clk(clk),

.rst_n(rst_n),

.sdram_data(sdram_data),

.sys_data_in(sys_data_in),

.sys_data_out(sys_data_out),

.work_state(work_state),

.cnt_clk(cnt_clk)

);

endmodule

基于FPGA的Verilog HDL数字钟设计 -

基于FPGA的Verilog HDL数字钟设计专业班级姓名学号一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。二、实验要求 ?功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。

智造工坊verilog代码规范

Verilog 代码规范陈永／Jon chen 2015.12.16

FPGA项目规范体系智造工坊FPGA项目的执行需要严格按照完整的规范体系完成，代码规范只是一个组成部分。智造工坊FPGA项目规范流程规范工程规范文档规范代码规范实现规范仿真规范测试规范验收规范维护规范

代码规范声明本课程所述的Verilog代码规范是根据本公司近20年来数百个FPGA项目经验总结出的规范，旨在提高内部工程师工作效率和工作质量。不同公司根据自身的业务类型和管理理念，具有不同的代码风格和代码规范。本课程仅阐述本公司的代码规范，供初学者参考学习。本课程如有不合理之处或对课程中的规范有更好的建议，请及时提出，一经确认采纳，定有重谢！联系方式：邮箱：Jonchen@https://www.doczj.com/doc/474557630.html, QQ : 517343565

Verilog 代码规范作用增加代码可读性，复用性，统一性，维护性提升编码效率，降低语法出错率和逻辑出错率提高代码实现效率，优化FPGA 逻辑资源，提高设计可靠性和稳定性初级规范中级规范高级规范（外在形式，基本规范，风格统一即可）（基本保障，建议统一执行）（经验总结，建议在项目中体会)

初级规范文件名与模块名定义文件头注释模块内部结构端口定义参数定义信号定义对齐方式缩进方式模块例化顶层要求

初级（文件名，模块名）文件名，模块名 1）文件名和模块名保持一致 2）文件以小写.v为后缀名 3）文件名和模块名由小写字母a-z，数字0-9，下划线组成 4）文件名和模块名长度不超过16个字符 5）文件名和模块名中的几个词组以下划线隔开 6）文件名和模块名要有一定含义，和模块功能保持一致 7） Altera公司的Ipcore以ALT开头，Xilinx芯片的Ipcore以XIL开头（一个项目多家芯片） 8）时钟复位控制模块统一用clk_rst，寄存器模块统一用reg_ctrl 9）单芯片项目FPGA顶层模块名统一用fpga_top 10）多板卡多芯片项目FPGA顶层模块名用xx_fpgan_top命名（xx：板卡名，n：FPGA编号）

Verilog编码风格

Verilog编码风格嵌入式开发2010-05-03 15:28:13 阅读14 评论0 字号：大中小订阅这是以前公司的对fpga代码编写的要求良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2）使用有意义的信号名、端口名、函数名和参数名；（3）信号名长度不要太长；（4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；（6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效；（7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；（8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；（9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；（10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；（12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；（13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心 2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力；（14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字；（15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：

(免费)[VHDL+Verilog]良好的代码编写风格(二十五条)

[VHDL+Verilog]良好的代码编写风格（二十五条）良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2）使用有意义的信号名、端口名、函数名和参数名；（3）信号名长度不要太长；（4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；（6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效；（7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；（8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；（9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；（10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；（12）每一行语句独立成行。尽管VHDL 和V erilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；

(完整版)Verilog实现的基于FPGA的五层楼电梯运行控制逻辑毕业设计论文

五层楼电梯运行控制逻辑设计摘要：电梯是高层建筑不可缺少的运输工具，用于垂直运送乘客和货物，传统的电梯控制系统主要采用继电器，接触器进行控制，其缺点是触点多，故障率高、可靠性差、维修工作量大等，本设计根据电梯自动控制的要求利用Verilog语言编写并完成系统设计，在利用软件仿真之后，下载到了FPGA上进行硬件仿真。FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了之前的可编程器件门电路数有限及速度上的缺点。关键词：电梯控制FPGA Verilog软件设计硬件设计在当今社会，随着城市建设的不断发展，高层建筑的不断增多，电梯作为高层建筑中垂直运行的交通工具已与人们的日常生活密不可分。目前电梯控制系统主要有三种控制方式：继电路控制系统（早期安装的电梯多位继电器控制系统），FPGACPLD [1] 的控制系统、微机控制系统。继电器控制系统由于故障率高、可靠性差、控制方式不灵活以及消耗功率大等缺点，目前已逐渐被淘汰，而微机控制系统虽在智能控制方面有较强的功能，但也存在抗扰性差，系统设计复杂，一般维修人员难以掌握其维修技术等缺陷。而FPGACPLD控制系统由于运行可靠性高，使用维修方便，抗干扰性强，设计和调试周期较短等优点 [2] ，倍受人们重视等优点，已经成为目前在电梯控制系统中使用最多的控制方式，目前也广泛用于传

统继电器控制系统的技术改造。随着现代化城市的高度发展，每天都有大量人流及物流需要输送，因此在实际工程应用中电梯的性能指标相当重要，主要体现在：可靠性，安全性，便捷快速性。电梯的可靠性非常重要，直接或间接的影响着人们的生产，生活，而电梯的故障主要表现在电力拖动控制系统中，因此要提高可靠性也要从电力拖动控制系统入手。本次设计尝试用Verilog实现电梯控制器部分，进行了多层次的电梯控制，也进行了软件及硬件上的仿真验证，时序分析以保证设计的正确。在设计中先用软件进行模拟仿真，然后又下载到FPGA开发板上进行硬件仿真，以确保设计的正确性。 1电梯的设计分析 1.1 系统的需求分析及系统描述设计一个电梯运行控器，该电梯有5层楼，设计的电梯调度算法满足提高服务质量、降低运行成本的原则；电梯的内部有一个控制面板,它负责按下请求到的楼层,并且显示当前尚未完成的目的地请求,当到达该楼层以后自动撤销本楼层的请求,即将面板灯熄灭；除1层和5层分别只有上和下按钮外，其余每个楼层（电梯门口旁）的召唤面板都有两个按钮，分别指示上楼和下楼请求。当按下后，对应按钮灯亮。如果电梯已经到达该楼层，按钮灯熄灭；电梯的外部面板会显示电梯当前所在的楼层,及上行还是下行(暂停显示刚才运行时的状态)；电梯向一个方向运行时，只对本方向前方的请求进行应答，直到本方向前方无请求时，才对反方向的请求进行应答。当前内部控制面板上有的请求,只要经过所在楼层均会立即响应.

Verilog试题 A答案

北京航空航天大学 2011 ～2012 学年第二学期数字EDA 期末考试试卷（ 2012 年 5 月 23 日）班级：__________；学号：______________；姓名：__________________；成绩：___________ 注意事项：1、填空题与选择题直接在试题上作答 2、设计题在答题纸上作答正题：一、填空题（共30分，每道题3分） 1．写出表达式以实现对应电路的逻辑功能。 F 2．根据图中输入输出关系将Verilog 模块定义补充完整，其中信号A 为5比特宽度，其余信号为1比特宽度。 A 宽 3． IEEE 标准的硬件描述语言是 verilog HDL 和 VHDL 。 4．你所知道的可编程逻辑器件有（至少两种）： FPGA, CPLD, GAL, PAL （任写其二）。 5．假定某4比特位宽的变量a 的值为4’b1011，计算下列运算表达式的结果 6． Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X 和Z 。其中0表示低电平状态，1表示高电平状态，X 表示不定态（或未知状态），Z 表示高阻态。 assign F= E ^ ( (A&B) | (!(C&D))) module tblock( A,B,C ) ; output [4:0] A; input B; inout C; …… //省略了功能描述 endmodule //模块结束 &a = 1’b0 ~a = 4’b0100 {3{a}} = 12’b101110111011 {a[2:0],a[3]} = 4’b0111 (a<4’d3) || (a>=a) = 1’b1 !a = 1’b0

基于FPGA的verilog的电子密码锁设计

一、概述 1.1 电子密码锁的现状随着我国对外开放的不断深入，高档建筑发展很快，高档密码锁具市场的前景乐观。我国密码锁具行业对密码锁具高新技术的投入正逐年增大，高档密码锁的市场需求也逐年增加。在安防工程中，锁具产品是关系到整个系统安全性的重要设备，所以锁具产品的优劣也关系了整个安防工程的质量和验收。目前，市场上比较先进的智能电子密码锁分别有：IC卡电子密码锁、射频卡式电子密码锁、红外遥控电子密码锁、指纹识别电子密码锁和瞳孔识别电子密码锁等。IC卡电子密码锁成本低，体积小，卡片本身无须电源等优点占领了一定的市场份额，但是由于有机械接触，会产生接触磨损，而且使用不太方便，在一定程度上限制了它的应用；射频卡式电子密码锁是非接触式电子密码锁，成本也不太高，体积跟IC卡密码锁相当，卡片使用感应电源，重量很轻，技术成熟，受到了广泛的欢迎，但是与IC卡电子密码锁相比，成本偏高；指纹识别电子密码锁和瞳孔识别电子密码锁可靠性很高，安全性是目前应用系统中最高的，但是成本高昂，还没进入大众化使用阶段。在国外，美国、日本、德国的电子密码锁保密性较好，并结合感应卡技术，生物识别技术，使电子密码锁系统得到了飞跃式的发展。这几个国家的密码锁识别的密码更复杂，并且综合性比较好，已经进入了成熟期，出现了感应卡式密码锁，指纹式密码锁，虹膜密码锁，面部识别密码锁，序列混乱的键盘密码锁等各种技术的系统，它们在安全性，方便性，易管理性等方面都各有特长，新型的电子密码锁系统的应用也越来越广。基于FPGA的电子密码锁是新型现代化安全管理系统，它集微机自动识别技术和现代安全管理措施为一体，它涉及电子，机械，计算机技术，通讯技术，生物技术等诸多新技术。它是解决重要部门出入口实现安全防范管理的有效措施，适用各种场合，如银行、宾馆、机房、军械库、机要室、办公间、智能化小区、工厂、家庭等。在数字技术网络技术飞速发展的今天，电子密码锁技术得到了迅猛的发展。它早已超越了单纯的门道及钥匙管理，逐渐发展成为一套完整的出入管理系统。它在工作环境安全、人事考勤管理等行政管理工作中发挥着巨大的作用。在该系统的基础上增加相应的辅助设备可以进行电梯控制、车辆进出控制，物业消防监控、餐饮收费、私家车库管理等，真正实现区域内一卡智能管理。

基于FPGA的VerilogHDL数字钟设计

基于FPGA的Verilog-HDL数字钟设计--

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8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能；设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。三、实验设计功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能 1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示；时钟利用4位数码管显示时分； 2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音； 3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整； 4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。秒表利用4位数码管计数；方案说明：本次设计由时钟模块和译码模块组成。时钟模块中50MHz的系统时钟clk分频产

Verilog状态机的写法

Verilog状态机的写法－转 1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富，成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表，因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分，控制单元的主体是一个状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号，因而状态机性能的好坏对系统性能有很大的影响。有许多可综合状态机的Verilog代码描述风格，不同代码描述风格经综合后得到电路的物理实现在速度和面积上有很大差别。优秀的代码描述应当易于修改、易于编写和理解，有助于仿真和调试，并能生成高效的综合结果。 2 有限状态机有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛。根据状态机的输出是否与输入有关，可将状态机分为两大类：摩尔(Moore)型状态机和米莉 (Mealy)型状态机。Moore型状态机的输出仅与现态有关；Mealy型状态机的输出不仅与现态有关，而且和输入也有关。图1是有限状态机的一般结构图，它主要包括三个部分，其中组合逻辑部分包括状态译码器和输出译码器，状态译码器确定状态机的下一个状态，输出译码器确定状态机的输出，状态寄存器属于时序逻辑部分，用来存储状态机的内部状态。图1 状态机的结构框图 2.1 好的状态机标准好的状态机的标准很多，最重要的几个方面如下：第一，状态机要安全，是指FSM不会进入死循环，特别是不会进入非预知的状态，而且由于某些扰动进入非设计状态，也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM的综合实现结果无毛刺等异常扰动，其

Verilog的135个经典设计实例

【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

VHDL+Verilog良好的代码编写风格

VHDL+Verilog良好的代码编写风格（二十五条）田Sir 发表于: 2010-4-28 13:56 来源: 湖北师范学院电工电子实验教学示范中心良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2）使用有意义的信号名、端口名、函数名和参数名；（3）信号名长度不要太长；（4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；（6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效；（7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；（8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；（9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；（10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；（12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；（13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力；（14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字；（15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals；（16）在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误；（17）如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；（18）尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数；（19）对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。注意标号名不要与信号名、变量名重复；（20）代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准；（21）在设计中不要直接使用数字，作为例外，可以使用0 和1。建议采用参数定义代替直接的数字。同

基于FPGA的SDRAM实验Verilog源代码

// megafunction wizard: %ALTPLL% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altpll // ============================================================ // File Name: clk_ctrl.v // Megafunction Name(s): // altpll // // Simulation Library Files(s): // altera_mf // ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // // 11.0 Build 208 07/03/2011 SP 1 SJ Full Version // ************************************************************ //Copyright (C) 1991-2011 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing //(including device programming or simulation files), and any //associated documentation or information are expressly subject //to the terms and conditions of the Altera Program License //Subscription Agreement, Altera MegaCore Function License //Agreement, or other applicable license agreement, including, //without limitation, that your use is for the sole purpose of //programming logic devices manufactured by Altera and sold by //Altera or its authorized distributors. Please refer to the //applicable agreement for further details. // synopsystranslate_off `timescale 1 ps / 1 ps // synopsystranslate_on moduleclk_ctrl ( areset, inclk0, c0, c1, c2,

个人总结Verilog代码编写的25条经验

个人总结Verilog代码编写的25条经验 1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； 2、使用有意义的信号名、端口名、函数名和参数名； 3、信号名长度不要太长； 4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； 5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； 6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； 7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； 8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； 9、尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； 10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； 11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； 12、每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； 13、建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； 14、在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； 15、在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； 16、在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； 17、如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；

基于FPGA的verilog频率计设计

电子科技大学（基于FPGA的频率计设计）题目：简易频率计的设计指导教师：皇晓辉姓名：张旗学号：2905201003 专业：光电学院一专业

摘要本文主要介绍了基于FPGA 的简易多量程频率计的设计，使用硬件描述语言verilog来实现对硬件的控制，在软件ISE上实现编程的编译综合，在系统时钟48Mhz下可正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对Verilog程序做了仿真，并完成了综合布局布线，通过ISE下载到Spartan3A开发板上完成测试。关键词：FPGA ，verilog，ISE，测频方法

Abstract This paper mainly introduces the simple more range based on FPGA design of frequency meter，Use hardware description language verilog to realize the control of hardware，In the software realize the compilation of the programming ISE on comprehensive，In the system clock can work normally under 48 Mhz。The digital frequency meter frequency measurement method used, can accurate measurement frequency in 10 Hz to 100 MHz of signals between。Use ModelSim simulation software Verilog program to do the simulation, and completed the overall layout wiring，Through the ISE downloaded to Spartan3A development board complete test。 Keywords: FPGA, Verilog, ISE, F requency M easurement

verilog数字钟代码全新

module digclk(clk,en,rst,dula,wela,s1,s2,s3,led,flag1,start1,flag2,start2,aled,s6,s4,s5); //s1调时s2调分s3调秒wela位码dula段码en使能clk时钟,flag1是跑表标志（拨上去就是显示跑表），置一为跑表功能,start1为跑表开始停止 //flag2为闹钟标志（拨上去就是设置闹钟时间）start2为闹钟开关aled闹钟提示灯input clk,rst,en,s1,s2,s3,flag1,start1,flag2,start2,s6,s4,s5; output [2:0] wela; output [7:0] dula; output led; output aled; reg led; reg aled; reg [7:0] cnt,dula; reg [2:0] wela; reg[7:0] hourh,hourl,minh,minl,sech,secl; reg[7:0] phourh,phourl,pminh,pminl,psech,psecl; reg[7:0] ahourh,ahourl,aminh,aminl,asech,asecl; reg[3:0] a; //a用于数码管显示的临时变量 (* synthesis, keep *) reg clk1; always @(posedge clk1) begin if(start2) begin if(hourh==ahourh&&hourl==ahourl&&minh==aminh&&minl==aminl&&sech==asech&&secl ==asecl) aled=1'b1; else aled=1'b0; end end always @(posedge clk1) //闹钟功能 begin if(flag2) begin if(!s4) //调节小时 begin /*if(ahourl==9)begin ahourl<=0;ahourh<=ahourh+1;end if(ahourh==2&&ahourl==3)begin ahourh<=0;ahourl<=0; end else ahourl<=ahourl+1;*/ ahourl<=ahourl+1; if(ahourl==3&&ahourh==2)begin ahourl<=0;ahourh<=0;end if(ahourl==9) begin ahourl<=0;ahourh<=ahourh+1;end;

基于FPGA的DS18B20控制程序设计及其Verilog实现(汇编)

基于FPGA的DS18B20控制程序设计及其Verilog实现一，总体介绍 DS18B20是一个1-wire总线，12bit的数字温度传感器，其详细的参数这里不做具体的介绍，只讨论其基于Verilog的控制程序的设计。实际上，对DS18B20的控制，主要是实现1-wire总线的初始化，读，写等操作，然后再根据DS18B20的控制要求，实现对其控制的verilog逻辑。在1-Wire总线上，有一个master，可以有1个或者多个slave。而对于FPGA+DS18B20的温度测试设计来讲，需要在FPGA上实现一个1-Wire总线的master。DS18B20作为1-wire 总线的slave设备存在，可以有一个或者多个，不过为了简化程序，例程里假定只存在一个DS18B2020。 1-Wire总线的操作形式上相对简单，但操作本身相对却又比较复杂。用Verilog做控制程序设计时，可以采用多层次嵌套的状态机来实现。二，FPGA + DS18B20的硬件设计硬件的设计非常简单，只需要将DS18B20的DQ与FPGA的一个IO连接，并加4.7K左右的上拉电阻就可以了。VDD和VPU可以为3.0~5.0V。这里我们参照FPGA本身的IO电压，选择3.3V。另外要注意的一点是，由于DQ的数据是双向的，所以FPGA的该IO要设定为inout类型。三，1-Wire总线的基本操作及Verilog实现。根据1-Wire总线的特点，可以把1-Wire总线的操作归结为初始化，单bit读操作，单bit写操作等最基础的几种。下面分别是几种基本操作的介绍和verilog实现。由于DS18B20的时序操作的最小单位基本上是1us，所以在该设计中，全部采用1MHz的时钟。 1. 初始化初始化实际上就是1-wire总线上的Reset操作。由master发出一定长度的初始化信号。Slave 看到该初始化信号后，在一定时间内发出规定长度的响应信号，然后初始化操作就结束了。下图是DS18B20的datasheet上给出的初始化的时序要求图示。

verilog语言代码设计规范

verilog语言代码设计规范2011年12月

目录一、规范适用范围 ------------------------------------------------------------------------ 4 1.1项目适用范围------------------------------------------------------------------------------------- 4 1.2人员适用范围------------------------------------------------------------------------------------- 4 1.3编码设计的成果形式 --------------------------------------------------------------------------- 4 二、代码书写规范 ------------------------------------------------------------------------ 5 2.1模块说明书写规范------------------------------------------------------------------------------- 5 2.1模块注释书写规范------------------------------------------------------------------------------- 5 2.3变量名称书写规范------------------------------------------------------------------------------- 6 2.4代码结构书写规范------------------------------------------------------------------------------- 7 三、使用verilog语言的语法范围----------------------------------------------------- 8 3.1设计RTL代码的语法范围 -------------------------------------------------------------------- 8 3.2设计仿真代码的语法范围 -------------------------------------------------------------------- 10 四、使用verilog语言的结构范围---------------------------------------------------- 11 4.1系统设计文件的形式与使用方法----------------------------------------------------------- 11 4.2模块结构划分的标准 -------------------------------------------------------------------------- 12 4．3组合逻辑的代码风格 ------------------------------------------------------------------------ 13 4.4时序逻辑的代码风格 -------------------------------------------------------------------------- 21 4.5仿真代码的代码风格 -------------------------------------------------------------------------- 27 五、使用受限范围内的语法或结构要进行的申请过程-------------------------- 32 5.1受限的语法与结构------------------------------------------------------------------------------ 32 5.2批准使用的程序--------------------------------------------------------------------------------- 32