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推荐-组合逻辑控制单元设计精品

一、实验课题

实验要求：

按照题目要求用硬布线（组合逻辑）控制法设计一个简单模型机的控制单元CU（微操作信号产生电路），决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。

主要元件设计：

1．指令译码器

功能要求：3-8译码器。

2．控制单元

功能要求：假设该模型机有8条不同类型的指令。包括：算术运算、逻辑运算、移位、数据传送、访存操作、转移等。根据每条指令的功能和时序，分析其执行过程中需要在各个阶段产生的全部微操作，导出产生这些微操作控制信号的逻辑。

3．用层次结构设计的方法设计一个控制单元CU（微操作控制信号产生电路）。包括指令译码器和控制单元。

功能要求：能够正确产生8条不同指令在执行过程中（每个机器周期、每拍）发出的全部微操作。

二、逻辑设计

写该实验的逻辑设计，包括：顶层系统框图，下层各主要元件的系统框图。顶层和下层各主要元件的端口（引脚）描述：端口名称、功能、有效电平、位数等。逻辑图，必须在图中清楚地标出每个内部连接线的Signal（与VHDL 程序中的Signal一致）。根据所用的描述方式，可能还需要有：真值表/功能表/逻辑函数等。

1、3-8译码器：

系统框图：

S是工作信号，当S=1时，3-8译码器工作；当S=0时，3-8译码器不工作。A是输入信号，Y是输出信号

S A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

1 0 0 0 0 0 0 0 0 0 0 1 加法

1 0 0 1 0 0 0 0 0 0 1 0 与

1 0 1 0 0 0 0 0 0 1 0 0 或

1 0 1 1 0 0 0 0 1 0 0 0 左移

1 1 0 0 0 0 0 1 0 0 0 0 右移

1 1 0 1 0 0 1 0 0 0 0 0 数据传送

1 1 1 0 0 1 0 0 0 0 0 0 取数

1 1 1 1 1 0 0 0 0 0 0 0 无条件转移

0 ×××0 0 0 0 0 0 0 0

Y(0)<=S and (not A(2)) and (not A(1)) and (not A(0));

Y(1)<=S and (not A(2)) and (not A(1)) and A(0);

Y(2)<=S and (not A(2)) and A(1) and (not A(0));

Y(4)<=S and A(2) and (not A(1)) and (not A(0)); Y(5)<=S and A(2) and (not A(1)) and A(0); Y(6)<=S and A(2) and A(1) and (not A(0)); Y(7)<=S and A(2) and A(1) and A(0); 2、控制单元：

设计过程：把每条指令的实现分成取指令、分析指令、执行指令三个步骤，每一步由一个机器周期实现，一条指令的实现需要三个机器周期，即M1（取指周期）、M2（分析周期）、M3（执行周期）；每个机器周期由三个节拍组成，即T0、T1、T2。如下图所示：

1、加法指令：寄存器R1中的一个数与寄存器R0中的一个数相加，结果放在R1中。即实现（R0）+（R1）→R1

2、与指令：寄存器R1中的一个数与寄存器R0中的一个数，结果放在R1中。即实现（R1）and (R0) → R1

3、或指令：寄存器R1中的一个数或寄存器R0中的一个数，结果放在R1中。即实现（R1）or (R0) → R1

4、逻辑左移指令：寄存器R1中的数左移，移动位数存放在寄存器R0中，结果放在R1中。即实现（R1））左移（0R R1

5、逻辑右移指令：寄存器R1中的数左移，移动位数存放在寄存器R0中，结果放在R1中。即实现（R1））右移（0R R1

6、数据传送指令：寄存器R0中的数据送到寄存器R1中。即实现（R0）→ R1。

7、取数指令：取出存储器中的一个数（地址在寄存器R0中）送到寄存器R1中。即实现（（R0））→（R1）

8、无条件转移指令：寄存器R1中的地址送到PC 中。即实现（R1）→ PC

8条指令的微操作如下表所示，以教材P122的CPU 控制图（省去了M/IO 、ADS ）为例：由于每条指令取指周期的微操作是一样的，所以可以先设计取指周期微操作的节拍安排。取指周期：T0：PC →AB ，W/R =0

T1：DB →IR

机器周期

节拍

T 0 T 1 T 2

系统框图：

PC→AB = M0·T0

W/R=0 = M0·T0+M1·T1·取数

DB→IR = M0·T1

PC+1 = M0 ·T2

rs1→GR = M1 ·T0

(rs1)→ALU = M1 ·T0

+ = M1 ·T0·取数+M2·T1·(加+传送+取数+转移)

ALU→AR =M1 ·T1 ·取数

AR→AB =M1·T1 ·取数

rd→GR =M1 ·T2·(加法+与+或+左移+右移)

(rd)→ALU = M1 ·T2·(加法+与+或+左移+右移)

DB→DR = M1 ·T2·取数

DR→ALU = M2 ·T0·取数

∧= M2·T1·与

∨= M2·T1·或

←= M2·T1·左移

→=M2·T1·右移

ALU→GR = M2·T2·(加法+与+或+左移+右移+数据传送+取数) ALU→PC = M2·T2·转移

3、层次结构控制单元：

逻辑图：

三、VHDL程序

--3-8译码器

library ieee;

use ieee.std_logic_1164.all;

entity decoder38 is

port( S:in std_logic;

A:in std_logic_vector(2 downto 0);

Y:out std_logic_vector(7 downto 0)); end decoder38;

architecture behave of decoder38 is

begin

process(S)

begin

if S='1' then

Y(0)<=(not A(2)) and (not A(1)) and (not A(0));

Y(1)<=(not A(2)) and (not A(1)) and A(0);

Y(2)<=(not A(2)) and A(1) and (not A(0));

Y(3)<=(not A(2)) and A(1) and A(0);

Y(4)<=A(2) and (not A(1)) and (not A(0));

Y(5)<=A(2) and (not A(1)) and A(0);

Y(6)<=A(2) and A(1) and (not A(0));

Y(7)<=A(2) and A(1) and A(0);

else Y<="00000000";

end if;

end process;

--控制单元

--3-8译码器

library ieee;

use ieee.std_logic_1164.all;

entity CU is

port( m:in std_logic_vector(2 downto 0);

t:in std_logic_vector(2 downto 0);

d:in std_logic_vector(7 downto 0);

q:out std_logic_vector(18 downto 0));

end CU;

architecture behave of CU is

signal iq:std_logic_vector(7 downto 0);

begin

iq(0)<=not d(7) and not d(6) and not d(5) and not d(4) and not d(3) and not d(2) and not d(1) and d(0);

iq(1)<=not d(7) and not d(6) and not d(5) and not d(4) and not d(3) and not d(2) and d(1) and not d(0);

iq(2)<=not d(7) and not d(6) and not d(5) and not d(4) and not d(3) and d(2) and not d(1) and not d(0);

iq(3)<=not d(7) and not d(6) and not d(5) and not d(4) and d(3) and not d(2) and not d(1) and not d(0);

iq(4)<=not d(7) and not d(6) and not d(5) and d(4) and not d(3) and not d(2) and not d(1) and not d(0);

iq(5)<=not d(7) and not d(6) and d(5) and not d(4) and not d(3) and not d(2) and not d(1) and not d(0);

iq(6)<=not d(7) and d(6) and not d(5) and not d(4) and not d(3) and not d(2) and not d(1) and not d(0);

iq(7)<=d(7) and not d(6) and not d(5) and not d(4) and not d(3) and not d(2) and not d(1) and not d(0);

q(0)<=not m(2) and not m(1) and m(0) and not t(2) and not t(1) and t(0);

q(1)<=(not m(2) and not m(1) and m(0) and not t(2) and not t(1) and t(0))

or (not m(2) and m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(6));

q(2)<=not m(2) and not m(1) and m(0) and not t(2) and t(1) and not t(0);

q(3)<=not m(2) and not m(1) and m(0) and t(2) and not t(1) and not t(0);

q(4)<=not m(2) and m(1) and not m(0) and not t(2) and not t(1) and t(0);

q(5)<=not m(2) and m(1) and not m(0) and not t(2) and not t(1) and t(0);

q(6)<=(not m(2) and m(1) and not m(0) and not t(2) and not t(1) and t(0) and iq(6)) or

(m(2) and not m(1) and not m(0) and not t(2) and t(1) and not t(0) and (iq(0) or iq(5) or iq(6) or iq(7)));

q(7)<=not m(2) and m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(6);

q(8)<=not m(2) and m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(6);

q(9)<=not m(2) and m(1) and not m(0) and t(2) and not t(1) and not t(0) and

(iq(0) or iq(1) or iq(2) or iq(3) or iq(4));

q(10)<=not m(2) and m(1) and not m(0) and t(2) and not t(1) and not t(0) and

(iq(0) or iq(1) or iq(2) or iq(3) or iq(4));

q(11)<=not m(2) and m(1) and not m(0) and t(2) and not t(1) and not t(0) and iq(6);

q(12)<=m(2) and not m(1) and not m(0) and not t(2) and not t(1) and t(0) and iq(6);

q(13)<=m(2) and not m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(1);

q(14)<=m(2) and not m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(2);

q(15)<=m(2) and not m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(3);

q(16)<=m(2) and not m(1) and not m(0) and not t(2) and t(1) and not t(0) and iq(4);

q(17)<=m(2) and not m(1) and not m(0) and t(2) and not t(1) and not t(0)

and (iq(0) or iq(1) or iq(2) or iq(3) or iq(4) or iq(5) or iq(6));

q(18)<=m(2) and not m(1) and not m(0) and t(2) and not t(1) and not t(0) and iq(7);

EDA课程设计报告-16选1选择器

课程设计报告课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计专业班级

学号姓名指导教师 2013-12-8

课程设计任务书课程名称数字逻辑课程设计课题任务一 16选1选择器设计课题任务二 JK触发器的设计

专业班级网络工程学生学号指导老师审批任务书下达日期： 2011年 12月 14日任务完成日期：2011年 12月 31日前言 Quartus® II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。 QuartusII design 提供完善的timing closure 和LogicLock? 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。 Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix 上使用，除了可以使用Tcl脚本完成设计流

实验六组合逻辑电路的设计与测试

实验六组合逻辑电路的设计与测试 1．实验目的 (1)掌握组合逻辑电路的设计方法； (2)熟悉基本门电路的使用方法。 (3)通过实验，论证所设计的组合逻辑电路的正确性。 2．实验设备与器材 1)数字逻辑电路实验箱，2)万用表，3)集成芯片74LS00二片。 3．预习要求 (1)熟悉组合逻辑电路的设计方法； (2)根据具体实验任务，进行实验电路的设计，写出设计过程，并根据给定的标准器件画出逻辑电路图，准备实验； (3)使用器件的各管脚排列及使用方法。 4．实验原理数字电路中，就其结构和工作原理而言可分为两大类，即组合逻辑电路和时序逻辑电路。组合逻辑电路输出状态只决定于同一时刻的各输入状态的组合，与先前状态无关，它的基本单元一般是逻辑门；时序逻辑电路输出状态不仅与输入变量的状态有关，而且还与系统原先的状态有关，它的基本单元一般是触发器。 (1)组合电路是最常用的逻辑电路，可以用一些常用的门电路来组合完成具有其他功能的门电路。设计组合逻辑电路的一般步骤是： 1)根据逻辑要求，列出真值表； 2)从真值表中写出逻辑表达式； 3)化简逻辑表达式至最简，并选用适当的器件； 4)根据选用的器件，画出逻辑电路图。逻辑化简是组合逻辑设计的关键步骤之一。为了使电路结构简单和使用器件较少，往往要求逻辑表达式尽可能化简。由于实际使用时要考虑电路的工作速度和稳定可靠等因素，在较复杂的电路中，还要求逻辑清晰易懂，所以最简设计不一定是最佳的。但一般来说，在保证速度、稳定可靠与逻辑清楚的前提下，尽量使用最少的器件，以降低成本。 (2)与非门74LS00芯片介绍与非门74LS00一块芯片内含有4个互相独立的与非门，每个与非门有二个输入端。其逻辑表达式为Y=AB，逻辑符号及引脚排列如图6-1(a)、(b)所示。 (a)逻辑符号(b)引脚排列图6-1 74LS20逻辑符号及引脚排列 (3)异或运算的逻辑功能当某种逻辑关系满足：输入相同输出为“0”，输入相异输出为“1”，这种逻辑关系称为“异或”逻辑关系。 (4)半加器的逻辑功能在加法运算中，只考虑两个加数本身相加，不考虑由低位来的进位，这种加法器称为半加器。 5．实验内容 (1)用1片74LS00与非门芯片设计实现两输入变量异或运算的异或门电路要求：设计逻辑电路，按设计电路连接后，接通电源，验证运算逻辑。输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”；电路的输出端接由LED发光二极管组成的0-1指示器的显示插口，LED亮红色为逻辑“1”，亮绿色为逻辑“0”。接线后检查无误，通电，用万用表直流电压20V档测量输入、输出的对地电压，并观察输出的LED颜色，填入表6-1。

组合逻辑课程设计4位二进制全加器全减器原创

组合逻辑电路课程设计—— 4位二进制全加器/全减器作者：学号：课程设计题目要求： 1)使用74LS283构成4位二进制全加/全减器。 2)阐述设计思路。 3)列出真值表。 4)画出设计的逻辑图。 5)用VHDL对所画电路进行仿真。目录摘要 (2) 1总电路设计 (3) 1.1硬件电路的设计 (3) 1.2全加器（full-adder ） (3) 1.2.1四位二级制加法器 (5) 1.2.1.1串行进位加法器 (5) 1.2.1.2超前进位加法器 (6) 1.2.1.3超前位链结构加法器 (6) 1.3全减器（full-substracter ） (7)

1.4总电路设计 (8) 2设计思路 (9) 2.1全加器 (9) 2.2全减器 (9) 3真值表 (10) 4逻辑图与仿真 (12) 5软件程序的设计 (16) 6结果分析与总结 (19) 摘要加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。本文将采用4位二进制并行加法器作为折中选择，所选加法器为74LS283，74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来，最后本文采用 VHDL对四位全加器/全减器进行仿真。关键字 74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL

实验二--组合逻辑电路的设计与测试

实验二组合逻辑电路的设计与测试一、实验目的 1、掌握组合逻辑电路的分析与设计方法。 2、加深对基本门电路使用的理解。二、实验原理 1、组合电路是最常用的逻辑电路，可以用一些常用的门电路来组合完成具有其他功能的门电路。例如，根据与门的逻辑表达式Z= AB =得知，可以用两个非门和一个或非门组合成一个与门，还可以组合成更复杂的逻辑关系。 2、分析组合逻辑电路的一般步骤是： 1)由逻辑图写出各输出端的逻辑表达式； 2)化简和变换各逻辑表达式； 3)列出真值表； 4) 根据真值表和逻辑表达式对逻辑电路进行分析，最后确定其功能。 3、设计组合逻辑电路的一般步骤与上面相反，是： 1)根据任务的要求，列出真值表； 2)用卡诺图或代数化简法求出最简的逻辑表达式； 3)根据表达式，画出逻辑电路图，用标准器件构成电路； 4)最后，用实验来验证设计的正确性。 4、组合逻辑电路的设计举例 1)用“与非门”设计一个表决电路。当四个输入端中有三个或四个“1”时，输出端才为“1”。设计步骤：根据题意，列出真值表如表2-1所示，再添入卡诺图表2-2中。表2-1 表决电路的真值表表2-2 表决电路的卡诺图然后，由卡诺图得出逻辑表达式，并演化成“与非”的形式： ABD CDA BCD ABC Z+ + + = B A+

? = ? ABC? ACD BCD ABC 最后，画出用“与非门”构成的逻辑电路如图2-1所示：图2-1 表决电路原理图输入端接至逻辑开关（拨位开关）输出插口，输出端接逻辑电平显示端口，自拟真值表，逐次改变输入变量，验证逻辑功能。三、实验设备与器材 1.数字逻辑电路实验箱。 2.数字逻辑电路实验箱扩展板。 3.数字万用表。 4.芯片74LS00、74LS02、74LS04、74LS10、74LS20。四、实验内容实验步骤 1、完成组合逻辑电路的设计中的两个例子。 2、设计一个四人无弃权表决电路(多数赞成则提议通过)，要求用四2输入与非门来实现。 3、用与非门74LS00和异或门74LS86设计一可逆的4位码变换器。要求： 1)当控制信号C=1时，它将8421码转换成为格雷码；当控制信号C=0时，它将格雷码转换成为8421码； 2)写出设计步骤，列出码变换关系真值表并画出逻辑电路图； 3)安装电路并测试逻辑电路的功能。五、实验预习要求 1、复习各种基本门电路的使用方法。 2、实验前，画好实验用的电路图和表格。 3、自己参考有关资料画出实验内容2、3、4中的原理图，找出实验将要使用的芯片，以备实验时用。六、实验报告要求 1、将实验结果填入自制的表格中，验证设计是否正确。 2、总结组合逻辑电路的分析与设计方法。

第五章组合逻辑电路典型例题分析

第五章组合逻辑电路典型例题分析第一部分：例题剖析例1．求以下电路的输出表达式：解：例2．由3线－8线译码器Ｔ4138构成的电路如图所示，请写出输出函数式．解： Y = AC BC ABC = AC +BC + ABC = C(AB) +CAB = C (AB) T4138的功能表 & & Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 “1” T4138 A B C A 2A 1A 0Ya Yb S 1 S 2 S 30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 S 1S 2S 31 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0 A 2A 1A 0Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 70 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0

例3．分析如图电路，写出输出函数Ｚ的表达式。CC4512为八选一数据选择器。解：例4．某组合逻辑电路的真值表如下，试用最少数目的反相器和与非门实现电路。（表中未出现的输入变量状态组合可作为约束项） CC4512的功能表 A ? DIS INH 2A 1A 0Y 1 ?0 1 0 0 0 00 00 00 0 0 0 0 00 0 ?????0 0 00 0 10 1 00 1 11 0 0 1 0 11 1 01 1 1 高阻态　0D 0D 1D 2D 3D 4D 5D 6D 7 Z CC4512 A 0A 1A 2 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 DIS INH D 1 D A B C D Y 0 0 0 0 1 0 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 0 CD AB 00 01 11 1000 1 0 0 101 0 1 0 1 11 × × × ×10 0 1 × × A B 第一步画卡诺图第三步画逻辑电路图

数字逻辑课程设计数字时钟课程设计数电课程设计数字电子技术

数字逻辑课程设计自从它被发明的那天起，就成为人们生活中必不可少的一种工具，尤其是在现在这个讲究效率的年代，时钟更是在人类生产、生活、学习等多个领域得到广泛的应用。然而随着时间的推移，人们不仅对于时钟精度的要求越来越高，而且对于时钟功能的要求也越来越多，时钟已不仅仅是一种用来显示时间的工具，在很多实际应用中它还需要能够实现更多其它的

功能。诸如闹钟功能、日历显示功能、温度测量功能、湿度测量功能、电压测量功能、频率测量功能、过欠压报警功能等。钟表的数字化给人们的生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。可以说，设计多功能数字时钟的意义已不只在于数字时钟本身，更大的意义在于多功能数字时钟在许多实时控制系统中的应用。在很多实际应用中，只要对数字时钟的程序和硬件电路加以一定的修改，便可以得到实时控制的实用系统，从而应用到实际工作与生产中去。因此，研究数字时钟及扩大其应用，有着非常现实的意义。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路?目前,数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择? 前言 (2) 目录 (2) 题目 (2) 摘要 (2) 关键字 (3) 设计要求 (3) 正文 (3) 1电路结构与原理图 (3) 2数码显示器 (3) 60进制计数和24进制计数 (4) 校时 (7) 振荡器 (8) 3.计算、仿真的过程和结果 (9) 鸣谢 (11) 元器件清单 (11) 参考文献 (11) 总结与体会 (11) 教师评语 (12) 数字时钟的课程设计摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前, 数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本设计采用74LS290. 74LS47.BCD七段数码管和适当的门电路构成，可实现对时、分、秒等时间信息的采集和较时功能地实现?

第5章典型组合逻辑电路

I I 4 5 7 I 1 6 2 I I I 0 3 I I I 9 8 I 图 P5.7 图P5.8 第5章组合逻辑电路应用习题5 5.1 设计一个10线-4线编码器，输出为8421BCD 码。 5.2 试用2片8线-3线优先编码器74148，设计一个10线-4线优先编码器。连接时允许附加必要的门电路。 5.3 试分析图P5.3所示电路的功能（74148为8线-3线优先编码器）。 5.4 分析图P5.4所示电路的功能。 5.5 用2片3线-8线译码器74138，组成4线-16线译码器。 5.6 某一个8421BCD 码七段荧光数码管译码电路的e 段部分出了故障，为使数码管能正确地显示0～9十种状态，现要求单独设计一个用与非门组成的e 段译码器。已知共阳极数码管如图P5.6所示。 5.7 分析图P5.7所示电路的功能（74148为8线-3线优先编码器）。 5.8 画出用两片4线-16线译码器74154组成5线-32译码器的接线图。图P5.8是74154的符号，S A 和S B 是两个控制端（亦称片选端），译码器工作时应使S A 和S B 同时为低电平，当输入信号A 3A 2A 1A 0为0000到1111共16种状态时，输出端从Y 0到Y 15依次给出低电平输出信号。图P5. 4 图P5.6 图P5.3

5.9 设计一个编码转换器，将三位2进制码转换为循环码。 5.10 某医院的某层有6个病房和一个大夫值班室，每个病房有一个按扭，在大夫值班室有一个优先编码器电路，该电路可以用数码管显示病房的编码。各个房间按病人病情严重程度不同分类，1号房间病人病情最重，病情按房间号依次降低，6号房间病情最轻。试设计一个呼叫装置，该装置按病人的病情严重程度呼叫大夫，若两个或两个以上的病人同时呼叫大夫，则只显示病情最重病人的呼叫。 5.11 设计一个电话机信号控制电路。电路有I 0（火警）、I 1（盗警）和I 2（日常业务）三种输入信号，通过排队电路分别从Y 0、Y 1、Y 2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现。 5.12 试用一片3线-8线译码器T3138，实现下列逻辑函数（可使用必要的门电路）：（1）B A L =1 （2）B A AB L +=2 （3）C B A L ⊕⊕=3 5.13 用4路数据选择器实现下列函数: (1) ∑=)5,4,2,0(),,(1m C B A L (2) ∑= )7,5,3,1(),,(2m C B A L （3）∑=)7,5,2,0(),,(3m C B A L （4）∏= )3,2,0(),,(4M C B A L 5.14 用8路数据选择器实现下列函数： (1) ∑=)15,13,10,8,7,5,2,0(),,,(1m D C B A L (2) ∑= )12,10,9,5,4,3,0(),,,(2m D C B A L (3) C B AB C B A L +=),,(3 5.15 将四选一数据选择器，扩展为16选一数据选择器。 5.16 用3线-8线译码器74138和8选1数据选择器74151和少量与非门实现组合逻辑电路。当控制变量C 2C 1C 0=000时，F=0；C 2C 1C 0=001时，F=ABC ；C 2C 1C 0=010时，F=A+B+C ；C 2C 1C 0=011时，F=ABC ；C 2C 1C 0=100时，F=C B A ++；C 2C 1C 0=101时，F=C B A ⊕⊕；C 2C 1C 0=110时，F=AB+AC+BC ；C 2C 1C 0=111时，F=1。画出电路图。 5.17 分析图P5.17所示电路的工作原理，说明电路的功能。

第六章-几种常用的组合逻辑电路试题及答案

第六章几种常用的组合逻辑电路一、填空题 1、（8-1易）组合逻辑电路的特点是：电路在任一时刻输出信号稳态值由决定（a、该时刻电路输入信号；b、信号输入前电路原状态），与无关（a、该时刻电路输入信号；b、信号输入前电路原状态），属于（a、有；b、非）记忆逻辑电路。 2、（8-2易）在数字系统中，将具有某些信息的符号变换成若干位进制代码表示，并赋予每一组代码特定的含义，这个过程叫做，能实现这种功能的电路称为编码器。一般编码器有n个输入端，m个输出端，若输入低电平有效，则在任意时刻，只有个输入端为0，个输入端为1。对于优先编码器，当输入有多个低电平时，则。 3、（8-3易，中）译码是的逆过程，它将转换成。译码器有多个输入和多个输出端，每输入一组二进制代码，只有个输出端有效。n 个输入端最多可有个输出端。 4、（8-2易）74LS148是一个典型的优先编码器，该电路有个输入端和个输出端，因此，又称为优先编码器。 5、（8-4中）使用共阴接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器；使用共阳接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器，这样才能显示0~9十个数字。 6、（8-4中）译码显示电路由显示译码器、和组成。 7.（8-4易）译码器分成___________和___________两大类。 8.（8-4中）常用数字显示器有_________,_________________,____________等。 9.（8-4中）荧光数码管工作电压_______，驱动电流______，体积_____，字形清晰美观，稳定可靠，但电源功率消耗______，且机械强度_____。 10．（8-4中）辉光数码管管内充满了_________，当它们被______时，管子就发出辉光。 11.（8-4易）半导体发光二极管数码管（LED）可分成_______，_______两种接法。 12.（8-4中）发光二极管正向工作电压一般为__________。为了防止二极管过电流而损坏，使用时在每个二极管支路中应______________。 13.（8-3中）单片机系统中，片内存储容量不足需要外接存储器芯片时，可用_________作高位地址码。 14.（8-3中）数字系统中要求有一个输入端，多个数据输出端，可用_________输入端作为

基于Verilog的课程设计

基于Verilog的课程设计直流电机的PWM控制指导老师：翁嘉民班级：1031电气自动化技术成员：李高峰9112 王俊才9186 孟令朋9143

目录 1．绪论 (3) 直流电机介绍 (3) 1.1.1直流电机的特点 (3) 1.1.2直流电机的应用 (3) 介绍 (4) 介绍 (4) V ERILOG HDL硬件描述语言 (5) 1.4.1V ERILOG HDL硬件描述语言介绍 (5) 1.4.2V ERILOG HDL功能 (5) PWM脉冲宽度调制介绍 (6) 直流电机的PWM控制 (7) 2．设计原理 (8) 设计原理框图 (8) 原理图 (9) 模块设计 (9) 2.3.1 MOTO_TEST模块 (9) 2.3.4计数器模块 (12) 7实训心得 (13) 参考文献 (13)

直流电机的PWM控制器的设计 1．绪论直流电机介绍直流电机是实现直流电能与机械能之间相互转换的一种电力机械，按照直流电机的用途分为直流电动机和直流发电机两类。能够将机械能转换成直流电能的电机称为直流发电机；能够将直流电能转换成机械能的电机称为直流电动机。 1.1.1直流电机的特点从直流电机与交流电机相比中可以看出，直流电机具有优良的调速性能和启动性能。直流电机具有宽广的调速范围，平滑的无级调速特性，可实现频繁的无级快速启动、制动和反转；过载能力大，能承受频繁的冲击负载；能满足自动化生产系统中各种特殊运行的要求。而直流发电机则能提供无脉动的大功率直流电源，且输出电压可以精确地调节和控制。 1.1.2直流电机的应用直流电机是交通、工矿、建筑等行业中的常见动力机械，是机电行业人员的重要工作对象和工具。在某些要求调速范围广、速度快、精密度高、控制性能优异的场合，直流电机的应用目前仍占有较大的比重，如大型可逆式轧钢机、内燃机车、矿井卷扬机、造纸和印刷机械、宾馆高速电梯、城市电车、电动自行车、龙门刨床、电力机车、地铁列车、船舶机械、大型精密机床和大型起重机等生产机械中。

实验一组合逻辑电路设计

电子信息工程晓旭 2011117147 实验一组合逻辑电路设计（含门电路功能测试）一．实验目的 1掌握常用门电路的逻辑功能。 2掌握用小规模集成电路设计组合逻辑电路的方法。 3掌握组合逻辑电路的功能测试方法。二．实验设备与器材数字电路实验箱一个双踪示波器一部稳压电源一部数字多用表一个 74LS20 二4 输入与非门一片 74LS00 四2 输入与非门一片 74LS10 三3 输入与非门一片三 .实验任务 1对74LS00,74LS20逻辑门进行功能测试。静态测试列出真值表，动态测试画出波形图，并说明测试的门电路功能是否正常。 2分析测试1.7中各个电路逻辑功能并根据测试结果写出它们的逻辑表达式。 3设计控制楼梯电灯的开关控制器。设楼上，楼下各装一个开关，要求两个开关均可以控制楼梯电灯。 4某公司设计一个优先级区分器。该公司收到有A,B,C，三类，A,类的优先级最高，B 类次之，C类最低。到达时，其对应的指示灯亮起，提醒工作人员及时处理。当不同类的同时到达时，对优先级最高的先做处理，其对应的指示灯亮，优先级低的暂不理会。按组合逻辑电路的一般设计步骤设计电路完成此功能，输入输出高低电平代表到

实验一：（1）74LS00的静态逻辑功能测试实验器材：直流电压源，电阻，发光二极管，74LS00，与非门，开关，三极管实验目的：静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否实验过程：将74LS00中的一个与非门的输入端A,B分别作为输入逻辑变量，加高低电平，观测输出电平是否符合真值表描述功能。电路如图1：图1 真值表1.1：实验问题：与非门的引脚要连接正确，注意接地线及直流电源实验结果：由二极管的发光情况可判断出74LS00 实现二输入与非门的功能（2）71LS00的动态逻辑功能测试实验器材：函数发生器，示波器，74LS00，与非门，开关，直流电压源实验目的：测试74LS00与非门的逻辑功能实验容：动态测试适合用于数字系统中逻辑功能的检查，测试时，电路输入串行数字

基于Matlab的组合逻辑电路设计与仿真

摘要.................................................................................................................................................. I Abstract ............................................................................................................................................ I 1 Matlab简介. (1) 1.1 Matlab程序设计 (1) 1.2 Simulink工具 (1) 1.2.1 Simulink的启动 (1) 1.2.2 Simulink模块库及操作 (2) 1.2.3 仿真参数设置 (2) 2 逻辑电路原理分析 (3) 2.1 编码器 (3) 2.2 译码器 (3) 2.2.1 二进制译码器 (4) 2.2.2 显示译码器 (5) 2.3 数据选择器 (5) 3 组合逻辑电路设计与仿真 (6) 3.1 8线3线编码器的设计与仿真 (6) 3.1.1 M文件程序验证 (6) 3.1.2 Simulink仿真 (6) 3.2 3线8线译码器的设计与仿真 (8) 3.2.1 M文件程序验证 (8) 3.2.2 Simulink仿真 (9) 3.3 数据选择器的设计与仿真 (11) 3.3.1 M文件程序验证 (11) 3.3.2 Simulink仿真 (11) 3.4 4线16线译码器的设计与仿真 (12) 3.4.1 3线8线译码器封装 (12) 3.4.2 4线6线译码器的仿真 (14) 3.5 七段数码管的设计与仿真 (16) 3.5.1 M文件程序验证 (16) 3.5.2 Simunlink仿真 (16) 4 心得体会 (18) 参考文献 (19) 附录 (20)

组合逻辑电路课程设计

组合逻辑电路课程设计〇、基本信息小组成员：xxx xxx 一、课程设计设计目的 1）学习电子技术基本理论在实践综合运用中的使用，能够进行电子电路设计与仿真。 2）培养实践技能，提高分析和解决实际问题的能力。二、题目设计一个4-bit二进制符号数的加减法器，由信号“add/sub”控制，当“add/sub”=0时，做加法，当“add/sub”=1时，做减法。输出有和（差），还包括进位位和溢出标志。加法器可以选用74x283。三、设计思路本电路设计功能为，4bit符号数加减法器，输入输出结果均为符号-数值型二进制数。因为74X283是4-bit无符号数全加器。所以预计电路需要实现四部分功能。 1.符号-数值转换（补码）电路 2.加减法器 3.结果转化为符号数值型，并确定是否发生溢出图为整个电路原理图

四、分块解析 1.转换补码电路设计思路：根据定义，正数原码与补码相同，负数除符号位外，取反加一。利用74X283与异或门，实现如下。由于正数与负数首位的不同。当首位为1（负数），异或门一端接高电平，相当于反相器，并且Cin为1，加一。当首位为0（正数），异或门一段接低电平，不进行取反操作，并且Cin为0，不加一。图为补码转换电路 2. 加减法器补码相减等于加上减数的补码再加一。所以可以通过add/sub端的输入区别加减法。实现如下。图为加减法器

3.结果转化为符号数值型，并确定是否发生溢出 3.1补码to符号数值首位为一，除符号为外，减一取反。首位为零直接输出。实现如下图为补码to符号数值 3.2 判断溢出通过加数（两个符号数的补码或者被减数的补码与减数的取反加一）首位与得数首位进行比较。比较电路卡诺图如下 C/AB 00 01 11 10 0 1 1 1 F(A,B,C)=ABC’+A’B’C 实现如下图为判断溢出（输入分别为上述三个变量）

常用组合逻辑电路设计

实验报告实验日期：学号：姓名：实验名称：常用组合逻辑电路设计总分：一、实验目的学习常用组合逻辑电路的可中和代码编写，学习并熟悉VHDL 编程思想与调试方法，掌握LPM 元件实现逻辑设计，从而完成电路设计的仿真验证和硬件验证，记录结果。二、实验原理 VHDL 设计采用层次化的设计方法，自上向下划分系统功能并逐层细化逻辑描述。层次关系中的没一个模块可以是VHDL 描述的实体，上层VHDL 代码中实例化出各个下层子模块。利用VHDL 语言和LPM 元件设计这两种方法方法实现两个二位数大小比较的电路，根据A 数是否大于、小于、等于B 数，相应输出端F1、F2、F3为1，设A=A2A1，B=B2B1(A2A1、B2B1表示两位二进制数)，当A2A1>B2B1时，F1为1；A2A1

port(a2,a1:in STD_LOGIC; b2,b1:in STD_LOGIC; f1,f2:buffer STD_LOGIC; f3:out STD_LOGIC); end bijiao; architecture bijiao_arch of bijiao is begin f1<=(a2 and(not b2))or(a1 and (not b1)and a2)or(a1 and (not b1)and(not b2)); f2<=((not a2)and b2)or((not a2)and(not a1)and b1)or((not a1)and b1 and b2); f3<=not(f1 or f2); end bijiao_arch; (2)波形仿真网格大小 100ns 结束时间 2μs 功能仿真：时序仿真：输入信号00， 01，10，11 输入信号00， 01，10，11 输出信号001， 010，100 信号均为二进制表达输入信号00， 01，10，11

组合逻辑控制器工作原理

组合逻辑控制器组成结构及工作原理解析按照控制信号产生的方式不同，控制器分为微程序控制器和组合逻辑控制器两类微程序控制器是将全部控制信号存贮在控制存储器中。优点：控制信号的逻辑设计、实现及改动都较容易。缺点：产生控制信号所需的时间较长。组合逻辑控制器，又称硬布线方案控制器，是用组合逻辑的门电路实现控制信号。优点：产生控制信号所需的延迟时间少，对提高系统的运行速度有利。缺点：控制信号的逻辑设计复杂，用门电路实现也较困难，尤其要变动一些设计更不方便。（见图）一、组合逻辑控制器的组成与运行原理 1、组成：PC、IR、脉冲源和启停控制逻辑与微程序控制器相同，不同的是： ●微程序控制器中的控制存储器在组合逻辑控制器中变成时序控制信号形成部件，是用组合逻辑的门电路实现的； ●微程序控制器中的下地址形成部件在组合逻辑控制器中变成节拍发生器，是由计数器线路实现的； ●增加了指令译码器，用于标识每一条不同的指令。 2、运行原理：依据执行过程中的操作码、当前指令所处的执行步骤等输入信号，用组合逻辑门电路直接、快速地形成并送出指令当前执行步骤要求的控制信号。二、TEC-8教学计算机的组成与设计 1、简介：TEC-8教学计算机字长8位，地址总线16位（可寻址64K内存），控制器用组合逻辑控制器。 ●运算器是Am2901（见图） ●16个通用寄存器中，R0、R1、R2和R3作为通用寄存器，其余12个作为专用寄存器 R5，R4用作16位的PC（程序计数器） R7，R6用作16位的SP（堆栈指示器） R9，R8用作内存读写地址AR R11，R10用作指令转移或子程序的地址 2、指令系统概述 ●指令中用到的符号： DR:目的寄存器 SR: 源寄存器 OFFSET: 变址偏移量 DATA: 立即数 X: 一个bit位，可取值0或1 C、Z、V、S: 分别代表进位、结果为0、溢出和结果的符号位

《组合逻辑电路的设计》教学设计

《组合逻辑电路的设计》教学设计电类教研组王晓林 2011年11月25日

一、本教学设计体现的教育教学理念 1．突出能力本位将德育渗透于专业课程的教学过程中，将职业技能与职业知识有机结合，在增强学生专业能力的基础上，着力培养学生职业情感、职业态度与团队协作精神，促进良好职业素养的形成，通过对三人表决电路的研究性设计，激发和提高学生开展研究性学习的动机与能力，从而提高学生专业能力、方法能力和社会能力等综合职业能力与就业创业能力。 2．体现实践主线课程实施紧紧围绕项目和任务来开展，充分体现任务引领、行为导向的项目化课程的思想。以常用电子仪器仪表、典型数字芯片为载体，按强能力、宽基础要求展开教学，让学生在掌握电路装接与调试技能的同时，引出相关专业理论知识，使学生在技能训练过程中加深对专业知识与专业技能的理解和应用。 3．凸显以人为本教学目标的确立将学生学习基础和课程标准有机结合；课程实施的过程符合职教育学生形象思维能力强的特点，突出以教师为主导、学生为主体的教育教学理念，贯彻“做中学、学中做”的主导思想；教学效果的评价体现过程性、特质性和发展性等多元评价思想。二、本教学设计的依据 1．江苏省惠山中等专业学校及电信工程系“五”课评比，“两”课竞赛活动 2．《江苏省职业教育课程改革行动计划》的文件。 3．以江苏省教育科学研究院职业教育与终身教育研究所开发的《职业教育课程开发及项目课程设计》为技术指导。 4、《国务院关于大力发展职业教育的决定》中提出：“职业教育要坚持以就业为导向，深化职业教育改革。” 三、本教学设计的背景分析《组合逻辑电路的设计》教学设计方案是依据《数字电子技术项目教程》中的项目一任务：三人表决器电路的设计与调试——来编写的。在学习该内容之前，学生已经掌握了数码与数制、逻辑函数、逻辑门电路、仪器仪表的使用方法及焊接电子电路的工艺。同时，学生对数字集成芯片也有一定的了解。本教学设计课时为2节，以理、仿、实一体的形式进行。

实验一组合逻辑电路设计

电子信息工程刘晓旭2011117147 实验一组合逻辑电路设计（含门电路功能测试）一．实验目的 1掌握常用门电路的逻辑功能。 2掌握用小规模集成电路设计组合逻辑电路的方法。 3掌握组合逻辑电路的功能测试方法。二．实验设备与器材数字电路实验箱一个双踪示波器一部稳压电源一部数字多用表一个 74LS20 二4 输入与非门一片 74LS00 四2 输入与非门一片 74LS10 三3 输入与非门一片三.实验任务 1对74LS00,74LS20逻辑门进行功能测试。静态测试列出真值表，动态测试画出波形图，并说明测试的门电路功能是否正常。 2分析测试1.7中各个电路逻辑功能并根据测试结果写出它们的逻辑表达式。 3设计控制楼梯电灯的开关控制器。设楼上，楼下各装一个开关，要求两个开关均可以控制楼梯电灯。 4某公司设计一个邮件优先级区分器。该公司收到有A,B,C，三类邮件，A,类的优先级最高，B类次之，C类最低。邮件到达时，其对应的指示灯亮起，提醒工作人员及时处理。当不同类的邮件同时到达时，对优先级最高的邮件先做处理，其对应的指示灯亮，优先级低的暂不理会。按组合逻辑电路的一般设计步骤设计电路完成此功能，输入输

实验一：（1）74LS00的静态逻辑功能测试实验器材：直流电压源，电阻，发光二极管，74LS00，与非门，开关，三极管实验目的：静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否实验过程：将74LS00中的一个与非门的输入端A,B分别作为输入逻辑变量，加高低电平，观测输出电平是否符合真值表描述功能。电路如图1：图1 真值表1.1：表1.1 实验问题：与非门的引脚要连接正确，注意接地线及直流电源实验结果：由二极管的发光情况可判断出74LS00 实现二输入与非门的功能（2）71LS00的动态逻辑功能测试实验器材：函数发生器，示波器，74LS00，与非门，开关，直流电压源实验目的：测试74LS00与非门的逻辑功能实验内容：动态测试适合用于数字系统中逻辑功能的检查，测试时，电路输入串行数

实验课4组合逻辑的设计

实验课4 组合逻辑的设计 1、使用互补CMOS，实现逻辑表达式： ((+ + )( + = + X) ) A G E F B C D 并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）： NMOS：W/L=1um/0.5um； PMOS：W/L=3um/0.5um； ①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？达到最好的上拉特性： D、E并联网络节点以及输出节点充电下拉网络电阻为无穷大，无需对下拉网络节点充电达到最差的上拉特性：并联网络节点以及输出节点充电下拉网络电阻为无穷大，且需要对(A+B)//(C+D+E)网络节点充电达到最好的下拉特性：下拉网络电阻为（（A+B）//（C+D+E）+F）//G，需要对输出节点电容放电达到最差的下拉特性放电下拉网络电阻为C+D+E+F，需要对输出节点电容放电 ②在输出端接一个10pF的电容，通过仿真确定最好及最差情况下T 及T PLH，(仿真 PHL 时可采用10ns的上升/下降时间) （1）当A=B=C=D=E=F=G=1时，有最好的下拉特性；电容放电时间为0.013us；（2）当A=B=C=D=E=F=G=0时，有最好的上拉特性；电容充电时间

为0.025us；（3）当C=D=E=F=1时有最差的下拉特性，电容放电时间为0.031us；（4）当A=C=G=0时，有最差的上拉特性，电容充电时间为0.037us。代码如下： .title hubucmos .options probe .protect .lib'C:\synopsys\Hspice_D-2010.03-SP1\lib\cmos25_level49.lib' TT .vec'C:\Users\lenovo\Desktop\4\tt1.vec' .unprotect .global VDD Mng out g 0 0 NMOS w=1um l=0.5um Mnf out f one 0 NMOS w=2um l=0.5um Mna one a two 0 NMOS w=4um l=0.5um Mnb two b 0 0 NMOS w=4um l=0.5um Mnc one c three 0 NMOS w=6um l=0.5um Mnd three d four 0 NMOS w=6um l=0.5um Mne four e 0 0 NMOS w=6um l=0.5um Mpg out g six vdd PMOS w=6um l=0.5um Mpf six f vdd vdd PMOS w=6um l=0.5um Mpa six a five vdd PMOS w=12um l=0.5um Mpb six b five vdd PMOS w=12um l=0.5um Mpc five c vdd vdd PMOS w=12um l=0.5um Mpd five d vdd vdd PMOS w=12um l=0.5um Mpe five e vdd vdd PMOS w=12um l=0.5um CL out 0 10pf vvdd vdd 0 2.5v .tran 1n 2u start=0n .measure tran tdelay1 trig v(g) val=1.25 td=0ns fall=1 +targ v(out) val=1.25 td=0ns rise=1 .measure tran tdelay2 trig v(g) val=1.25 td=0ns fall=2 +targ v(out) val=1.25 td=0ns rise=2

组合逻辑电路

第五章组合逻辑电路内容提要【熟悉】组合逻辑电路的特点(功能、结构) 【掌握】组合逻辑电路的一般分析方法和设计方法【熟悉】常见的五种组合逻辑电路【掌握】中规模集成组合逻辑电路的应用(扩展与实现组合逻辑函数) 【了解】组合逻辑电路中的竞争和险象一．一．网上导学二．二．本章小结三．三．典型例题四．四．习题答案网上导学一. 一.组合逻辑电路的特点:p123 功能：输出仅取决于该时刻的输入而与电路原状态无关(无记忆功能)；结构(无记忆元件,无反馈环路). 二. 二.组合逻辑电路的一般分析方法(组合逻辑电路图→求解逻辑功能): 组合逻辑电路图→列出逻辑函数表达式(迭代法,由输入逐级向后推) →求标准表达式或简化的表达式(转换或化简) →列出相应的真值表→判断电路功能。例5.2.1(异或门) P124 分析图5.3.3逻辑电路

1.1.迭代法求输出逻辑表达式,如图：图中,C=B A ,D=AB,用迭代法求出电路输出逻辑表达式 F= 2.列出真值表(表5.2.1, P125) 分析真值表可知该电路是一个异或门例2. 试分析下面电路 1.由上图可知E=AB，D=AC，G=BC，迭代法得F=E+D+G=AB+AC+BC 2. 列出相应的真值表

由真值表可以看出,该逻辑电路是一个三人多数表决电路。三. 三. 组合逻辑电路的一般设计方法：根据设计要求(要实现的逻辑功能)→画出逻辑电路图. 设计要求→列出真值表(确定输入、输出变量及它们的逻辑关系) →化简写出简化的逻辑表达式(→或转换成逻辑器件所需的表达形式)→画出逻辑图。例5.3.1(多数表决器) P125。举例：设计一个一位加法器(半加器)电路. 1. 1. 该电路有两个输入An 、Bn 和二个输出Sn 和Cn, An Bn Sn Cn 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 Sn=Bn An Bn An Bn An ⊕=+,Cn=An*Bn 3. 3. 画出逻辑图四.组合逻辑电路中的竞争和险象：P126~P129

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