软件工程专业类课程
实
验
报
告
课程名称：
学院：
专业：
学生姓名：
学号：
指导教师：
评分：
日期：2015年6月9日
1 / 20
电子科技大学
实验报告
一、实验名称基本门电路的功能和特性及其组合电路逻辑实验
二、实验目的
三、实验内容
（1）部分TTL门电路逻辑功能验证
测试其真值表及其简单组合电路的真值表。
（2）组合逻辑电路设计之全加器或全减器
用74LS86（异或）和74LS00（与非）搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。
四、实验设备和器材
（1）数字逻辑试验箱
（2）导线若干
（3）集成器件：74LS00（与非）74LS04（非）74LS86（异或）
五、实验原理
（1）组合逻辑电路分析方法
（2）组合逻辑电路设计方法
A.逻辑抽象
分析事件的因果关系，确定输入变量和输出变量。
B.逻辑赋值
定义逻辑状态的含义，即以“0”、“1”分别表示输入和输出的不同状态。
C.根据因果关系列出真值表
3 / 20
D.化简或变换后，得到逻辑函数表达式
E.画出逻辑电路图
（3）全加器或全减器设计
图1-1
20 图1-2
图1-3
5 /
六、实验步骤
（1）在实验箱上插入相应的逻辑门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管，接好电源正负极，即可进行逻辑门特性验证实验，将门的逻辑特性制成表格。
（2）用74LS00连接电路如下图所示，并把输入端接实验箱的逻辑开关，输出端接发光二极管，在MNXY各种输入组合下，观测输出F，并记录下来，写出F=f(M,N,X,Y)的逻辑表达式。
图1-4
（3）用74LS86和74LS00搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。
七、实验记录
1、部分TTL门电路逻辑功能验证
（1）异或门
此实验在实验箱上插好74LS86与非门芯片，连接好电源、地线、两个输入端、一个输出端，最后打开电源即可。
异或门记录图图1-5和图1-6
异或门真值表表
1-1
7 / 20
（2）与非门
此实验在实验箱上插好一个74LS00与非门芯片，连接好电源线、接地线、两个输入端、一个输出端，最后打开电源即可。
与非门记录图图1-7和图1-8
与非门真值表表1-2
9 / 20
（3）简单组合电路 实验设计
实验设计真值表 表1-3
此实验需要一个插上一个异或门、非门芯片，连接电源线、接地线、两个输入、一个输出，最后打开电源即可。
简单组合电路记录图 图1-9和 图
1-10
2、组合逻辑电路设计之全加器或全减器
此实验需要插上74LS00与非门和74LS86异或门两个芯片。连接三个输入端、两个输出端、电源线、接地线，最后打开电源记录实验。
全加器记录图图1-11和图1-12
全加器真值表表1-4
八、总结分析
这是我们第一次实验，有很多的不懂，不明白，但是在李晓瑜老师的帮助下，我们比较快的完成了实验。我们了解了实验箱的基本构造，了解了芯片的结构，从而使我们在实验中非常顺畅地做完了我们的实验。
每个芯片有不同个数的输入输出，对应着不同的引脚，必须牢记芯片的逻辑结构才能正确使用芯片。
在实验的过程中，有的电路可能非常复杂。繁多的线路很有可能导致你电路线连接出错。在连线时，应该小心谨慎，仔细分析，认清每一根线的起点和终点。
另外芯片是非常脆弱的，在插拔的时候要格外小心，一不小心你就可能会损坏你的芯片，甚至被芯片锋利的引脚伤到。所以在做实验时必须注意安全问题，不能因为冲动，盲目就什么也不顾。
在这次实验中，我觉得更重要的是合作。我们三人一组共同完成我们的实验。在实验的完成中，我们每个人都积极参与，发挥着自己的团队作用。我们一起梳理实验线，我们一起分析电路图，我们一起插拔芯片。在团队的合作中我们快速的完成了实验，这也让我们懂得了团队的力量。
九、附加题：用二输入与非门实现三输入与非门
实验设计：此实验需要一个74LS00与非门和一个74LS04非门，三个输入端和一个输出端，最后打开电源即可。
11 / 20
附加题真值表表1-5
附加题逻辑电路图图1-12
13 /
20
三输入与非门
软件工程专业类课程
实
验
报
告
课程名称：数字逻辑设计
学院：
专业：
学生姓名：
学号：
指导教师：
评分：
日期：2015年6月9日
电子科技大学
实验报告
一、实验名称：数值比较器和计数器实验
二、实验目的：
三、实验内容
（1）一位数值比较器设计
用74LS86（异或）、74LS00（与非）和74LS04（非）搭出一位数值比较器电路，画出其逻辑电路图，并验证它的运算。
（2）时序逻辑电路设计之计数器
用74LS161和其他逻辑门器件搭建一个60进制计数器电路，并将结果输出到7段数码管显示出来，画出其逻辑电路图，并验证它的运算。
四、实验设备和器材
（1）数字逻辑试验箱
（2）导线若干
（3）集成器件：74LS00（与非）、74LS04（非）、74LS86（异或）
15 / 20
74LS161（4位二进制同步计数器）
五、实验原理
（1）一位数值比较器设计
一位数值比较器真值表表2-1
（2）60进制计数器设计
功能表表2-2
17 /
20
集成计数器74LS161的应用
1、构成任意进制计数器 (1) 预置数法
例1：用74LS161利用预置数法构成模12加法计数器。 LD ：预置数控制端（同步）；
示意图 图2-1
示意图图2-2
2、集成计数器的级联
例3：用74LS161构成256进制加法计数器。
256进制加法计数器图2-3 六、实验步骤
（1）一位数值比较器：用74LS00、74LS04、74LS86搭出一个一位数值比较器，画出器设计逻辑图，并验证他的运算。
（2）用74LS161搭建一个60进制数值比较器，并将结果输出7段数码管显示出来，画出其逻辑设计图，并验证他的运算。
七、实验记录
（1）一位数值比较器：
此实验需要一个74LS86异或门、一个74LS04非门、一个74LS00与非门，连接好电源线、接地线、两个输入端、三个输出端。
一位数值比较器逻辑结构图图
2-4
19 / 20
（2）时序逻辑电路设计之计数器
60进制计数器逻辑电路图图2-7
60进制计数器记录图图2-8和图2-9
八、总结分析
对于74161来说，将16进制计数器变为小于16进制计数器的方法有两种，一种是将输出信号经门电路处理后反馈到异部清零端CR，另一种是反馈但置数端LD。
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
计算机专业类课程 实 验 报 告 课程名称：汇编语言程序设计 学院：计算机科学与工程 专业：计算机科学与技术 学生姓名：郭小明 学号：2011060100010 日期：2013年12月24日
电子科技大学 实验报告 实验一 学生姓名：郭小明学号：2011060100010 一、实验室名称：主楼A2-412 二、实验项目名称：汇编源程序的上机调试操作基础训练 三、实验原理： DEBUG 的基本调试命令；汇编数据传送和算术运算指令 MASM宏汇编开发环境使用调试方法 四、实验目的： 1. 掌握DEBUG 的基本命令及其功能 2. 学习数据传送和算术运算指令的用法 3．熟悉在PC机上编辑、汇编、连接、调试和运行汇编语言程序的过程五、实验内容： 编写程序计算以下表达式: Z=(5X+2Y-7)/2 设X、Y的值放在字节变量VARX、VARY中，结果存放在字节单元VARZ中。 1．编辑源程序，建立一个以后缀为.ASM的文件. 2．汇编源程序，检查程序有否错误，有错时回到编辑状态，修改程序中错误行。无错时继续第3步。 3．连接目标程序，产生可执行程序。
4．用DEBUG程序调试可执行程序，记录数据段的内容。 六、实验器材（设备、元器件）： PC机，MASM软件平台。 七、实验数据及结果分析： 程序说明: 功能：本程序完成Z=(5X+2Y-7)/2这个等式的计算结果求取。其中X 与Y 是已知量，Z是待求量。 结构：首先定义数据段，两个DB变量VARX与VARY（已经初始化），以及结果存放在VARZ，初始化为？。然后定义堆栈段，然后书写代码段，代码段使用顺序程序设计本程序，重点使用MOV和IMUL以及XOR，IDIV完成程序设计。详细内容见程序注释。 程序清单：
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
电子科技大学 电子技术实验报告 学生姓名：班级学号：考核成绩：实验地点：仿真指导教师：实验时间： 实验报告内容：1、实验名称、目的、原理及方案2、经过整理的实验数据、曲线3、对实验结果的分析、讨论以及得出的结论4、对指定问题的回答 实验报告要求：书写清楚、文字简洁、图表工整，并附原始记录，按时交任课老师评阅实验名称：负反馈放大电路的设计、测试与调试
一、实验目的 1、掌握负反馈电路的设计原理，各性能指标的测试原理。 2、加深理解负反馈对电路性能指标的影响。 3、掌握用正弦测试方法对负反馈放大器性能的测量。 二、实验原理 1、负反馈放大器 所谓的反馈放大器就是将放大器的输出信号送入一个称为反馈网络的附加电路后在放大器的输入端产生反馈信号，该反馈信号与放大器原来的输入信号共同控制放大器的输入，这样就构成了反馈放大器。单环的理想反馈模型如下图所示，它是由理想基本放大器和理想反馈网络再加一个求和环节构成。 反馈信号是放大器的输入减弱成为负反馈，反馈信号使放大器的输入增强成为正反馈。四种反馈类型分别为：电压取样电压求和负反馈，电压取样电流求和负反馈，电流取样电压求和负反馈，电流取样电流求和负反馈。 2、实验电路
实验电路如下图所示，可以判断其反馈类型累电压取样电压求和负反馈。 3.电压取样电压求和负反馈对放大器性能的影响 引入负反馈会使放大器的增益降低。负反馈虽然牺牲了放大器的放大倍数，但它改善了放大器的其他性能指标，对电压串联负反馈有以下指标的改善。 可以扩展闭环增益的通频带 放大电路中存在耦合电容和旁路电容以及有源器件内部的极间电容，使得放大器存在有效放大信号的上下限频率。负反馈能降低和提高,从而扩张通频带。 电压求和负反馈使输入电阻增大 当 v一定，电压求和负反馈使净输入电压减小，从而使输入电流 s
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
实用文档 电子科技大学实 验 报 告 名：学生姓号：学TCP/IP协议名课程称： 教指导师：2016 年 11 日期：月 26 日 OSPF实验项目名称：协议的多区域特性分：告报评教师签字：
实用文档 一、实验原理 OSPF 协议（RFC 2328）是一个基于链路状态路由选择的内部网关协议：路由器仅 在网络拓扑变化时使用洪泛法（flooding）将自己的链路状态更新信息扩散到整个自治系统中。为了增强 OSPF 协议的可伸缩能力（Scalability），OSPF 协议引入了区域的概念来有效并及时的处理路由选择。OSPF 区域是包含在 AS 中的一些网络、主机和路由器的集合，自治系统中所有 OSPF 区域必须连接到一个主干区域（Area 0）上。 区域内的 OSPF 路由器（内部路由器，IR）使用洪泛法（flooding）传送本区域内的链路状态信息，区域边界的 OSPF 路由器（区域边界路由器，ABR）将本区域的信息汇总发给其他区域，自治系统边界的 OSPF 路由器（自治系统边界路由器，ASBR）将自治 系统外的路由（外部路由）发布在自治系统中。主干区域中的 OSPF 路由器也称为“主干路由器”（BR）。ABR 不能向 OSPF 残桩区域（Stub Area）通告外部路由。在多址网络中，为了避免不必要的链路状态洪泛，需要选举 1 个指定路由器（DR）和 1 个备份指定路由器（BDR）。OSPF 协议有 5 种类型的报文，它们被直接封装在 IP 分组中多播发送。 - 问候（Hello）报文：用来建立并维护 OSPF 邻接关系。在建立了邻接关系后， OSPF 路由器会定期发送 Hello 报文，来测试邻站的可达性。 - 数据库描述（DBD）报文：描述 OSPF 路由器的链路状态数据库的概要信息，即数据库中每一行的标题，它在两台相邻路由器彼此建立邻接关系时发送的。 - 链路状态请求（LSR）报文：由需要若干条特定路由信息的路由器发送出的，它的回答是 LSU 报文。新接入的路由器在收到 DBD 报文后，可以使用 LSR 报文请求关于某些路由的更多信息。 - 链路状态更新（LSU）报文：OSPF 的核心。OSPF 路由器使用 LSU 报文通告链路状态更新信息（即链路状态通告，LSA）每一个 LSU 报文可包含几个 LSA。， OSPF 协议的 LSA 有 5 种常用类型：路由器链路 LSA、网络链路 LSA、汇总链路到网络 LSA、汇总链路到 ASBR LSA 和外部链路 LSA。 5 种类型的 LSA这由不同类型的 OSPF 路由器产生，在特定类型的区域范围内扩散。 - 链路状态确认（LSAck）报文：用来确认每一个收到的 LSU 报文，使得 OSPF 协议的路由选择更加可靠。 二、实验目的 1、掌握 OSPF 协议中区域的类型、特征和作用 2、掌握 OSPF 路由器的类型、特征和作用 实用文档 3、掌握 OSPF LSA 分组的类型、特征和作用 4、理解 OSPF 区域类型、路由器类型和 OSPF LSA 分组类型间的相互关系
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
实 验 报 告 课程名称：计算机系统结构实验学院：计算机科学与工程学院专业：计算机科学与技术 指导教师：好老师 学生姓名：爱学习的小学生 20实验成绩： 日期：2017年5月19日
电子科技大学计算机学院实验中心 电子科技大学 实验报告 一、实验项目名称：解决数据冒险 二、实验室名称：主楼A2-412 实验时间：2017年5月19日 三、实验目的 在给出的流水线代码基础上，增加内部前推数据通路、暂停流水线数据通路和关闭写使能信号的数据通路，解决普通的数据冒险和load数据冒险，通过完成本次实验，更好地理解和掌握解决数据冒险的原理，学以致用，增强编写程序的能力。 四、实验原理 （一）数据冒险的定义 由于流水线上指令重叠执行，改变了原来串行执行的读/写操作数顺序，使得后面依赖前面指令结果的指令得不到准备好的数据，这样的现象叫做数据冒险（数据相关）。 回顾数据冒险的程序例子 I1： add r1，r2，r3 I2： sub r4，r1，r5 I3： and r6，r7，r1 I4： or r8，r1，r9 I5： addi r10，r1，100
I1下面有3条指令不能从寄存器r1读出正确的数据。 （二）数据冒险的解决方案 1、暂停流水线 如上图所示，暂停流水线到最初的指令执行完毕，可以解决数据冒险，但是会涉及到两个问题，即“如何检测出数据冒险”和“如何暂停流水线”。 如何检测数据冒险 a．比较器； I1指令写目的寄存器rd，I2和I3的源操作数是寄存器rs1或rs2中的数据，I2、I3的rs1或rs2与I1的目的寄存器号rd相等时才有可能发生数据冒险。 b．操作码参与检测； 由于指令格式中源寄存器号rs2与立即数部分重叠，而立即数是不会出现冒险的，因此，指令操作码必须要参与检测（区分是寄存器操作数还是立即数）。 c．WREG信号也应参与检测（实际上，WREG也是从操作码中得出的）；
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
实验报告撰写格式规范 一、一般格式和顺序 1、封面： （1）题目：应能概括整个论文最重要的内容，具体、切题、不能太笼统，但要引人注目；题名力求简短，严格控制在25字以内。 （2）导师：指导教师的署名一律以批准招生的为准，如有变动应正式提出申请并报研究生院备案，且只能填写指导教师一名。 （3）学生姓名和学号。 2、摘要：论文第一页为中文摘要，约500－800字左右。 内容应包括工作目的、研究方法、成果和结论，语言力求精炼。 3、目录：应是实验报告的提纲，也是实验报告组成部分的小标题，其内容从第一章开始。 4、主要符号表：如果实验报告中使用了大量的物理量符号、标志、缩略词、专门计量单位、自定义名词和术语等，应编写成注释说明汇集表。假如上述符号和缩略词使用数量不多，可以不设专门的汇集表，而在论文中出现时加以说明。 5、引言（第一章）：在实验报告正文前，内容为：该研究工作的实用价值或理论意义；实验报告所要解决的问题。 6、正文：是实验报告的主体。按照仿真的步骤来逐一完成。 7、结论（最后一章）：应明确、精炼、完整、准确，使人只要一看结论就能全面了解实验报告的意义、目的和工作内容。 8、工作分工：阐述每个成员的工作。 9、参考文献：如有，在这里列出。 二、论文的书写 1、语言表述 （1）论文应层次分明、数据可靠、文字简练、说明透彻、推理严谨，立论正确，避免使用文学性质的带感情色彩的非学术性词语。 （2）论文中如出现一个非通用性的新名词、新术语或新概念，需立即解释清楚。 2、层次和标题 （1）层次要清楚：标题要重点突出，简明扼要。 （2）层次代号的格式如下： 第一章××××（居中书写） 1.1 ×××× 1.1.1 ×××× 3、页眉和页码 页眉： （1）对摘要、目录等前置部分，页眉全用各部分内容的标题。
电子科技大学通信学院 最佳接收机（匹配滤波器） 实验报告 班级 学生 学号 教师任通菊
最佳接收机（匹配滤波器）实验 一、实验目的 1、运用MATLAB软件工具，仿真随机数字信号在经过高斯白噪声污染后最佳的恢复的方法。 2、熟悉匹配滤波器的工作原理。 3、研究相关解调的原理与过程。 4、理解高斯白噪声对系统的影响。 5、了解如何衡量接收机的性能及匹配滤波器参数设置方法。 二、实验原理 对于二进制数字信号，根据它们的时域表达式及波形可以直接得到相应的解调方法。在加性白高斯噪声的干扰下，这些解调方法是否是最佳的，这是我们要讨论的问题。 数字传输系统的传输对象是二进制信息。分析数字信号的接收过程可知，在接收端对波形的检测并不重要，重要的是在背景噪声下正确的判断所携带的信息是哪一种。因此，最有利于作出正确判断的接收一定是最佳接收。 从最佳接收的意义上来说，一个数字通信系统的接收设备可以看作一个判决装置，该装置由一个线性滤波器和一个判决电路构成，如图1所示。线性滤波器对接收信号进行相应的处理，输出某个物理量提供给判决电路，以便判决电路对接收信号中所包含的发送信息作出尽可能正确的判决，或者说作出错误尽可能小的判决。 图1 简化的接收设备 假设有这样一种滤波器，当不为零的信号通过它时，滤波器的输出能在某瞬间形成信号的峰值，而同时噪声受到抑制，也就是能在某瞬间得到最大的峰值信号功率与平均噪声功率之比。在相应的时刻去判决这种滤波器的输出，一定能得到最小的差错率。 匹配滤波器是一种在最大化信号的同时使噪声的影响最小的线性滤波器设计技术。注意：该滤波器并不保持输入信号波形，其目的在于使输入信号波形失 t输出信号值相对于均方根（输出）噪声值达到真并滤除噪声，使得在采样时刻 最大。
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
电子科技大学 实验报告 ( 2018 - 2019 - 2 ) 学生姓名：学生学号：指导老师： 实验学时：1.5h 实验地点：基础实验大楼425 实验时间：2019.4.9 14：30—16：00 报告目录 一、实验课程名称：电路实验I 1.实验名称：BJT放大器设计与测试 二、实验目的： 1. 了解BJT管的基本放大特性。 2. 掌握BJT共射放大电路的分析与设计方法。 3. 掌握放大电路静态工作点的测试方法。 4. 掌握放大电路放大倍数（增益）的测试方法。 5. 掌握放大电路输入、输出电阻的测试方法。 6. 掌握放大电路幅频特性曲线的测试方法。 三、实验器材（设备、元器件）： GDS1152A型数字示波器一台。 EE1641B1型函数发生器一台。
通用面包板一个。 1kΩ电阻；10mH电感；0.047μF电容若干。 四、实验原理：
3、测试方法 （1）静态工作点调整与测试 对直流电压的测量一般用数字万用表。测量静态工作点时测出晶体管各管脚对地的电压。 （2）放大倍数的测试 用晶体管毫伏表或者示波器直接测量输出、输入电压，由 Av=vo/vi 即可得到。（3）放大器输入电阻的测试
在放大器输入端口串入一个取样电阻R，用两次电压法测量放大器的输入电阻Ri。 （4）放大器输出电阻的测试 在放大器输出端口选择一个合适的负载电阻RL，用两次电压法分别测量空载与接上负载时的输出电压，计算输出电阻Ro。 （5）放大器频率特性的测试 用点频法测试法测量放大器的频率特性，并求出带宽。 五、实验内容： （1）静态工作点的测试 （2）电压增益测试 （3）输入电阻测试 （4）输出电阻测试 （5）幅频特性测试 六、实验数据及结果分析： 1、静态工作点调整与测试 令VCC=+12V，用万用表测量VE、VB、VC，计算VBE、IEQ、VCE，数据记入表格中。 2、放大倍数的测试 用函数发生器输出一个正弦波信号作为放大器的输入信号，设置信号频率 f =1kHz，(有效值)Ui=5mV，测量U0 ，计算放大器的电压放大倍数（增益）Av。数据填入表中，定量描绘输出波形图。
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
电子科技大学微嵌实验最新版
电子科技大学 实验报告 修正了M00和旧版答案的错误，代码使用Keil uVision5 均已调试通过。课程名称微处理器系统结构与嵌入式系统设计_____________________ 实验名称ARM基础编程实验_____________________________________ 任课教师________ 实验教师 ________ 姓名 ______ 学号__________ 实验地点分组号时间年月日、实验目的 1.熟悉并掌握常用ARM匚编指令 2.熟悉并掌握C+汇编混合编程技术 3.熟练使用ARM软件开发调试工具Keil _、实验内容 1.学习使用Keil开发工具 2.使用ARM匚编语言，编程头现1+2+ ...... +N累加运算功冃匕 3.使用C调用汇编函数，实现字符串拷贝功能 4.使用汇编调用C函数，实现求和运算功能 5.使用ARM匚编语言，实现冒泡排序算法（选做） 三、实验步骤
1.实验1.1 :运行Keil ,建立工程文件，单步运行调试演示示例程 序，深刻理解每一条指令，观察寄存器，内存空间的变化。 2.实验1.2 :用汇编语言实现1+2+...+N的累加： a）建立新工程，加入实验1.2文件夹中的sum.s。 b）用汇编补充算法核心部分，代码参考流程图如下图 1.1所示。 c）使用单步调试，仔细观察过程中关键寄存器值的变化。 R0暂存累加和 图 3.实验1.3 : C调用汇编实现字符串拷贝功能： a）建立新工程，加入实验1.3文件夹中的ma in .c和 testfile.s（同一个工程下添加两个文件一起编 译）。 b）补充完成源代码中缺失的部分，分别实现 1.拷贝源字符串的一个字节到R2中； 2.将拷贝的字节复制到目标空间。 c）运行Debug进行调试。 4.实验1.4 :汇编调用C实现求和1+2+...+10 : a）建立新工程，加入实验1.4文件夹中的sum.c和 testfile.s（同一个工程下添加两个文件一起编 译）。 b）补充完成源代 码中缺失的部分，通过调用c函数 g（）实现1+2+3+glovb1，结果存在R8中。 c）运行Debug进行调试
电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图
CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图
74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule