实验二时序电路设计
一. 实验内容
使用Verilog语言完成一个时序电路模块的RTL设计，并为这个模块设计一个简单的testbench文件，并用ncverilog完成仿真过程，用拷屏的方法，完成WORD格式的实验报告，记录仿真结果的波形输出。
二. 时序电路模块设计要求
（1）滤波器电路设计
使用一个乘法器和一个加法器，设计完成一个五阶数字滤波器的设计，输入为串行数据X，复位信号RST，时钟信号CLK，使能信号EN，输出为串行数据信号Y，数据输出有效信号OEN。数字滤波器公式为：
y(i) = a0+ a1*x(i-1)+ a2*x(i-2)+ a3*x(i-3)+ a4*x(i-4)+ a5*x(i-5)
其中：
a0=0.08
a1=0.13
a2=0.23
a3=0.14
a4=0.16
a5=0.26
用Verilog语言为这个滤波器设计一个testbench，要求输入激励X为随机数据输入。（2）接口设计
为上述设计一个外部接口，可以通过该接口对滤波器的系数a0~ a5进行改写，在上述testbench基础上，完成滤波器系数配置的配置验证，系数配置如下：
a0=0.20
a1=0.04
a2=0.08
a3=0.20
a4=0.16
a5=0.32
三. 实验过程
（1）分析滤波器程序需要的模块：
1）根据滤波器的公式，得知该程序需要一个乘法器模块2）i时刻输出与前5个时刻的输入有关，因此需要6个寄存器用来保存x输入的值3）i时刻输出完成了5次乘法5次加法，因此需要一个变频器产生一个5倍频的时钟4）需要定义五个状态，每个状态实现相应的乘法和加法操作。
（2）在给定a的5个值时出现一个问题，小数如何用二进制表示：
将滤波器公式左右同时乘以2的八次方，即所有的二进制数值左移八位，此时系数均四舍五入保留整数位，转换成二进制形式即可。将最终的计算结果高八位赋值给y即为滤波器的输出。计算得：a0=00010100，a1=00100001，a2=00111011，a3=00100100，a4=00101001，a5=01000011。
（3）第一部分：定义输入输出变量，变频器和乘法器的引用定义
（4）第二部分：定义6个寄存器，给5个系数a赋值
这里定义了wen,waddr,wdata三个变量，为a输入的外部接口，当写入使能信号wen为1时，重新给a赋值，数值为输入信号wdata。
（5）第三部分：定义五个状态，每个状态完成一次乘法和一次加法
乘法器的输入赋值采用组合逻辑，根据不同的状态分别将不同的输入信号连入乘法器的输入端口，不需要时钟。加法运算采用时序逻辑，在clk2的上升沿完成一次加法，直至5次相加之和输出到sum中，这里的sum为16位二进制数。
（6）第四部分：输出有效信号oen和y的赋值
当状态state为000时输出有效信号oen置1，同时输出y的值为sum的高八位，否则y输出为0。因为最初在公式两边同时乘以2的八次方了，所以最终的值为结果的高八位。
四. 实验结果
（1）700ns之前x的输入全是0，所以y的输出也一直为0，波形符合分析。
（2）725ns时刻，clk上升沿读入x的第一个值00100100(36)，此时y输出仍为0
（3）775ns时刻，读入x第二个值10000001(129)，y输出为0，因为此时y=a0=0.08，sum 的高八位为0。
（4）825ns时刻，读入x第三个值00001001(9)，y输出为00000100(4)，计算：a0=0.08，a1=0.13，y(i)=0.08+0.13*36=4.76，波形符合计算结果。
（5）875ns时刻，读入x的第四个值01100011（99），此时输出y的值00011001（25），计算：y=0.08+0.13*129+0.23*36=25.16，波形符合结果。
（6）925ns时刻，读入x的第五个值00001101（13），此时输出y的值00100100（36），计算：y=0.08+0.13*9+0.23*129+0.14*36=35.96，波形符合计算结果。
（7）975ns时刻，输出y的值00100110（38），计算：y=0.08+0.13*99+0.23*9+0.14*129+0.16*36= 38.84，波形符合计算结果。
（8）结果分析：由于仿真时间的限制，本次实验最终输出了四个不为0的y的值，每当五个状态运行完成时，oen变为1，同时输出y的值。经计算，波形输出的值为正确的滤波器输出。clk2也实现了clk的5倍频，每五个clk2之后输出一个y的值。
五. Testbench部分代码
数字电子技术基础 实验报告 题目：实验三时序电路设计 小组成员： 小组成员：
实验三时序电路设计 一、实验目的 1.熟悉使用QuartusⅡ软件内嵌函数，实现脉冲信号； 2.了解掌握实验开发板上数码管和LED部分 3.强化对74161二进制计数器、7447七段译码器、74194移位寄存器的理解和应用。 二、实验要求 要求1：参照参考内容，用QuartusⅡ软件内嵌函数ipm_counter 实现50M分频，输出频率为1Hz秒脉冲信号，用实验板上绿色LED灯观察。 要求2：参照参考内容中数码管显示控制电路设计方法，用74161二进制计数器、7447七段译码器和若干门电路，用原理图输入方法实现一个七段数码管上显示0、1、2、3、4、5、0、2、4、1、3、5。 要求3：参照参考内容，用74161二进制计数器、74194移位寄存器和若干门电路，用原理图输入方法实现彩灯控制器电路设计。 验收要求：将要求2和要求3同时在电路上实现，验收时能够说明电路设计的原理。 注：如果电脑软件出现Megafunction无法启用，可利用绑定按键开关作为时钟信号，验收时需要演示波形仿真结果。 三、实验设备 （1）电脑一台； （2）数字电路实验箱； （3）数据线一根。 （4）EDO实验开发板一个 四、实验原理 要求1:（1）用QuartusⅡ软件内嵌函数ipm_counter实现50M分频，
输出频率为1Hz秒脉冲信号，并用实验板上绿色LED灯观察。 要求2： （1）74161二进制计数器实现输出序列逻辑；
（2）7447七段译码器驱动七段译码管，共阳极数码管显示； （3）经过卡诺图化简实现码制转换所需序列； 要求3： （1）74161二进制计数器实现输出序列逻辑，同上； （2）四位双向移位寄存器，具有左移，右移、保持、等功能。
同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。
数字电路时序分析 1数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间，使得数据可以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。 1.1. 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还示出了位于每一个输入输出单元（I/O cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个步骤： 图8.1 共用时钟总线示意图 a．处理器内核产生驱动端触发器的有效输入D p。
b．系统时钟（clk in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入（D p）锁存到输出（Q p）。 c．信号Q p沿着传输线传播到接收端触发器的输入（D c），并由第二个时钟边沿锁存。这样有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的延时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期：第一个周期——驱动端触发器将数据锁存到输出（Qp），第二个周期——接收端触发器将输入数据锁存到芯片内核。由电路和PCB走线引起的总延时必须小于一个时钟周期，这一结论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分的延时，满足接收端的建立和保持时间（建立和保持时间是为了保证能够正确地锁存数据，数据应该在时钟边沿来到之前和之后必须保持稳定的最小时间，这两个条件必须满足）。 1.1.1.共用时钟总线的时序方程 图8.2的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个延时，并在图8.1中已表示出来。实线表示的定时回路（timing loop）可用于推导建立时间时序裕量的计算公式，虚线表示的定时回路可用于推导保持时间时序裕量的计算公式。下面会介绍如何使用定时回路来得到时序方程。 图8.2 共用时钟总线的时序图 时延分为三个部分：T co、飞行时间（flight time）和时钟抖动。T co为时钟有效到数据输出有效的时间；飞行时间（T flt）是指PCB上传输线的延时；时钟抖动
实验报告 课程名称：数字电路实验第8 次实验实验名称：同步时序电路逻辑设计 实验时间：2012 年 5 月29 日 实验地点：组号 学号： 姓名： 指导教师：评定成绩：
《数字电路与系统设计》实验指导书 1 一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。 二、实验仪器： 三、实验原理： 同步时序电路逻辑设计过程方框图如图8-1所示。
《数字电路与系统设计》实验指导书 2 图8-1 其主要步骤有： 1．确定状态转移图或状态转移表 根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简 将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。 3．状态分配 这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器 通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态 理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。 经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。 在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真和调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司于20世纪80年代末、90年代初，推出了专门用于电子线路仿真和设计
第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态
时序逻辑电路的组成及分析方法案例说明 一、时序逻辑电路的组成 时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。图中外部输入信号用X （x 1，x 2，… ，x n ）表示；电路的输出信号用Y （y 1，y 2，… ，y m ）表示；存储电路的输入信号用Z （z 1，z 2，… ，z k ）表示；存储电路的输出信号和组合逻辑电路的内部输入信号用Q （q 1，q 2，… ，q j ）表示。 x x y 1 y m 图8.38 时序逻辑电路的结构框图 可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。存储电路通常由触发器组成。 2、时序逻辑电路逻辑功能的描述方法 用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。 （1）逻辑表达式 图8.3中的几种信号之间的逻辑关系可用下列逻辑表达式来描述： Y =F (X ，Q n ) Z =G (X ，Q n ) Q n +1=H (Z ，Q n ) 它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y 不仅与当时的输入X 有关，而且与存储电路的状态Q n 有关。 （2）状态转换真值表 状态转换真值表反映了时序逻辑电路的输出Y 、次态Q n +1与其输入X 、现态Q n 的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。 （3）状态转换图
状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。 （4）波形图 波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。 二、时序逻辑电路的分析方法 1.时序逻辑电路的分类 时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。 2.时序逻辑电路的分析步骤 分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下： （1）根据给定电路写出其时钟方程、驱动方程、输出方程； （2）将各驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。 （3）进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算，得到相应的次态和输出。 （4）列状态转换表。画状态图或时序图。 （5）用文字描述电路的逻辑功能。 3.案例分析 分析图8.39所示时序逻辑电路的逻辑功能。 图8.39 逻辑电路 解:该时序电路的存储电路由一个主从JK触发器和一个T触发器构成，受统一的时钟CP控制，为同步时序逻辑电路。T触发器T端悬空相当于置1。 （1）列逻辑表达式。 输出方程及触发器的驱动方程分别为
第十六单元时序逻辑电路 （8学时——第49～56学时） 主要容：时序逻辑电路的分析与设计 教学重点：时序逻辑电路的分析与设计方法 教学难点：时序逻辑电路的设计 教学方法：启发式教学、探究式教学 教学手段：实验、理论、实际应用相结合 第一部分知识点 一、时序电路概述 时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成，1、特点 任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。 2、分类 按逻辑功能分为计数器、寄存器等，按触发器工作分为同步电路和异步电路，按电路输出信号特性分为Mealy型（输出与输入及电路现态有关）和Moore型（输出仅与电路现态有关）电路。 二、时序电路的分析 1、分析步骤 （1）写出电路的时钟方程（各触发器的CP表达式）、输出方程（各输出端表达式）及驱动方程（各触发器的触发信号表达式）。 （2）求出电路的状态方程（各触发器的状态表达式） （3）计算得出电路工作状态表 （4）画状态图及时序图 （5）分析电路功能 2、分析举例 分析时序电路
（1）时钟方程CP0=CP1=CP2=CP 输出方程n n n Q Q Q Y 1 2 = 驱动方程n Q J 2 =、n Q K 2 =，n Q J 1 =、n Q K 1 =，n Q J 1 2 =、n Q K 1 2 =（2）状态方程 将J、K代入JK触发器特征方程n n n Q K Q J Q+ = +1得各触发器状态方程： n n Q Q 2 1 = +、n n Q Q 1 1 = +、n n Q Q 1 1 2 = + （3）计算得到状态表 现态次态输出 n Q 2 n Q 1 n Q 1 2 | n Q+1 1 + n Q1 + n Q Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 1 （4）画状态图及时序图 （5）逻辑功能 这是一个有六个工作状态的同步工作电路，属Moore型电路。 （6）有效态和无效态
实验九Moore型同步时序逻辑电路的分析与设计 22920132203686 薛清文周2下午实验 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.D，JK触发器的特性机器检测方法。 2.掌握时序逻辑电路的测试方法。 3.了解时序电路自启动设计方法。 4.了解同步时序电路状态编码对电路优化作用。 二．实验原理： 二、 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 时序逻辑电路分析例题 1、分析下图时序逻辑电路。 解: 1、列出驱动方程:111==K J 1//122Q A AQ K J +== 2、列出状态方程: 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得: /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程: 21//2/1Q Q A Q AQ Y += 4、列出状态转换表: (1)当A=1时: 根据:/1*1Q Q =;21/2/1*2Q Q Q Q Q +=;/2/1Q Q Y =得: (2)当A=0时: 根据:/1*1Q Q =;2/1/21*2 Q Q Q Q Q +=;21Q Q Y =得 : 5、画状态转换图: 6、说明电路实现的逻辑功能: 此电路就是一个可逆4进制(二位二进制)计数器,CLK 就是计数脉冲输入端,A 就是加减控制端,Y 就是进位与借位输出端。当控制输入端A 为低电平0时,对输入的脉冲进行加法计数,计满4个脉冲,Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时,对输入的脉冲进行减法计数,计满4个脉冲,Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路,试写出驱动方程、状态方程,画出状态图,说明该电路的功能。 解:驱动方程 ?? ?=⊕=1010K Q X J n ???=⊕=11 1K Q X J n 状态方程 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 1J 1K C1 1J 1K C1 1 Q 0 Q CP X Z =1 =1 =1 & FF 1 FF 0 1 1 “电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师 过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图 图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9 时序逻辑电路分析例题 1、 分析下图时序逻辑电路。 解： 1、列出驱动方程：111==K J 1//122Q A AQ K J +== 2、列出状态方程： 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得： /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程： 21//2/1Q Q A Q AQ Y += 4、列出状态转换表： （1）当A=1时： 根据：/1*1Q Q =；21/2/1*2Q Q Q Q Q +=；/ 2/1Q Q Y =得： （2）当A=0时： 根据：/1*1Q Q =；2/1/21*2 Q Q Q Q Q +=；21Q Q Y =得： 5、画状态转换图： 6、说明电路实现的逻辑功能： 此电路是一个可逆4进制（二位二进制）计数器，CLK 是计数脉冲输入端，A 是加减控制端，Y 是进位和借位输出端。当控制输入端A 为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 输出方程 ()01Q Q X Z ⊕= 1、 状态转换表，如表所示。状态转换图，略。 CP X Z 实验十 Moore型同步时序逻辑电路的分析与设计 一、实验目的 1.掌握同步时序逻辑电路的分析、设计方法； 2.掌握时序逻辑电路的测试方法。 二、实验原理 1.Moore型同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图，选择芯片，根据芯片管脚，在逻辑图上标明管脚号；大街电路后，根据电路要求输入时钟信号，要求出电路的状态转换图或时序图，从中分析出电路的功能。 2.Moore型同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态化简：确定等价状态，电路中的等价状态可合并为一个状态。 （3）重新确定电路状态数N，求出触发器数你n，触发器数按下列公式求：2n-1 （8）功能仿真、时序仿真。 3.同步时序逻辑电路的设计举例： 试用D触发器设421码模5加法计数器。 （1）分析题意：由于是模5 （421码）加法计数器，其状态转换图如图1所示： （2）状态转换化简：由题意得该电路无等价状态。 （3）确定触发器数：根据，2n-1 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的状态转换图，如图3所示，检查是否能自启动。 （9）画出逻辑图，如图4 所示。 三、实验仪器 1．示波器1台 2．函数信号发生器1台 3．数字万用表1台 4．多功能电路实验箱1台 1.智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。 它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转， 则这一次左转，直到未探测到障碍物时直行。试用D 触发器设计一个机器人控制器， 控制机器人的行走方式。 2.用JK 要求电路能够自启动。 3.设计一个序列检测器,(或三个以上)1时,序列检测器输出为1,否则输出0. 4.用D 触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数 5.用JK 触发器和门电路设计一个四位二进制数串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp 脉冲到来时与高一位的被加数及加数相加。 6.用隐含表化简法化简表1所示的原始状态表。并设计电路。 表1 7.对表2所示的最简状态表，提出一种合适的的状态分配方案， 列出其编码状态表，并设计电路。 表2 8.求出下表所示的激励函数和输出函数表达式，并画出电路。分别用D触发器J-K 9. “1111”序列检测器。当连续输入四个或四个以上的1时，电路输出为1；其它情况下电路输出为0。设计电路。 10.某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“101”或“0110”时，在上述序列的最后一位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。试列出其原始状态表，并设计电路。 11．用d触发器设计模8计数器 12．用d触发器设计模10计数器，要求能自启动。 实验二时序电路的设计及显示 一、实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 2．会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型： count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE ONE OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa <= count_4(0); qb <= count_4(1); 时序电路设计中的ABEL-HDL语言 ABLE-HDL语言是一种硬件描述语言，其可以很好地描述数字逻辑的功能，前面已经介绍了组合逻辑电路的设计，从中我们可以看出用语言来描述电路是简单、直观、简练的，但由于时序电路有别于组合逻辑电路，其电路功能更加复杂，这就决定了时序电路的描述比组合逻辑电路具有更多的语句加以说明，下面列出了有关时序电路的点扩展及常用的关键字： 点扩展功能举例 .FB 寄存器反馈信号Q:=Q.FB+1 .D D触发器输入Q1.D=A&B .J,.K JK触发器的J,K输入Q2.J=A;Q2.K=B; .AR 异步清零Q.AR=CR .CLR 同步清零Q.CLR=CR .CLK 时钟输入Q.CLK=CLK 关键字含义举例 IF THEN ELSE 假如…则…否则… IF EN==1 THEN Q:=Q.FB+1 ESLE Q:=0 WHEN THEN ELSE 当…则…否则… when ctr then q:=q.fb+1 esle q:=q.fb-1 CASE 选择性语句case a=1:2;A=2:3;A=3:4 GOTO 转移语句goto 2 EQUATIONS 逻辑表达式逻辑表达式的开始 TRUTH_TABEL 真值表真值表的开始 STATE_DIAGRAM 状态图状态图的开始 TEST_VECTORS 测试向量测试向量的开始 @REPEAT 重复指示字@REPEAT 5;重复进行5次 简单说明： 1.这里的关键字仅是前面组合逻辑电路部分的补充，并不是ABEL-HDL语言的全部； 2.点掮主要用于时序电路，在前面GAL、PAL的内部电路可以看出其内部没有JK触发器的形式，而在时序电路广泛使用到JK触发器，其是通过D触发器的变型得到。 时序电路的语言描述 时序电路与组合逻辑电路一样，其也可以由原理图来表示，这里主要着重讲一下语言描述方面的内部，原理图的设计与组合逻辑电路一样，仅设计时注意在使用GAL电路时，只能设计为同步时序电路，并且仅有一个外部的时钟输入端。 ◆逻辑方程式 时序电路的逻辑方程式与组合逻辑电路相似，但在使用赋值语句是有所区别，即寄存器的输出赋值时其变量后面须加上“：”，如D触发器的特征方程表示为： Q:=D 并且只有寄存器的输出赋值时才使用，而其它变量赋值与组合逻辑一致。下面是一个10进 时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能 74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程； 第五章同步时序逻辑电路的习题 一、基本知识点 1时序逻辑电路的一般结构 特点：a 、有存储电路(记忆元件)；有组合电路(特殊时可没有) b 、 包含反馈电路，电路功能与“时序”相关 c 、 输出不仅与输入(X )有关，而且与存储状态(Y )有关 分类：(1) Mealy 型 Z = F ( X , Q ) 输出是电路的输入和现态的函数 (注意输出与输入有直接关系) 过去输入 --------- ?现态 1 -- ?- 输出 现在输入 (2) Moore 型 Z = F ( Q ) 输出仅仅是电路现态的函数 (注意输出与输入 没有直接关系) 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在 统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制， 输入信号的变 化将直接引起电路状态的变化。 〃本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用 3组函数表达式完整地描述。 (1) 激励函数表达式： 存储电路输入 Y 与电路输入X 和现态Q 之间的关系 Y = F (X , Q ) //现态Q 就是上图存储电路原始的输出 y k (2) 次态函数表达式： 电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1 = F (Y , Q ) //次态Q n+1就是上图存储电路再次触发后的输出 y k n+1 (3) 输出函数表达式： 电路的输出Z 和输入X 和当前现态Q 的关系 输 入 信 号 X 2 X 1 y s X n 输 出 信 号 所有输入 *现态 ---------- ? 输出 时序逻辑电路应用举例 1 抢答器 在智力竞赛中，参赛者通过抢先按动按钮，取得答题权。图1是由4个D触发器和2个“与非”门、1个“非”门等组成的4人抢答电路。抢答前，主持人按下复位按钮SB，4个D触发器全部清0，4个发光二极管均不亮，“与非”门G1输出为0，三极管截止，扬声器不发声。同时，G2输出为1，时钟信号CP经G3送入触发器的时钟控制端。此时，抢答按钮SB1~SB4未被按下，均为低电平，4个D 触发器输入的全是0，保持0状态不变。时钟信号CP可用555定时器组成多谐振荡器的输出。 当抢答按钮SB1~SB4中有一个被按下时，相应的D触发器输出为1，相应的发光二极管亮，同时，G1输出为1，使扬声器响，表示抢答成功，另外G1输出经G2反相后，关闭G3，封锁时钟信号CP，此时，各触发器的时钟控制端均为1，如果再有按钮被按下，就不起作用了，触发器的状态也不会改变。抢答完毕，复位清零，准备下次抢答。图1四人抢答器 2。八路彩灯控制器 八路彩灯控制器由编码器、驱动器和显示器（彩灯）组成，编码器根据彩灯显示的花型按节拍送出八位状态编码信号，通过驱动器使彩灯点亮、熄灭。图2给出的八路彩灯控制器电路图中，编码器用两片双向移位寄存器74LS194实现，接成自启动脉冲分配器（扭环形计数器），其中D1为左移方式，D2为右移方式。驱动器电路如图3，当寄存器输出Q为高电平时，三极管T导通，继电器K通电，其动合触点闭合，彩灯亮；当Q为低电平时，三极管截止，继电器复位，彩灯灭。 图2 八路彩灯控制器电路 工作时，先用负脉冲清零，使寄存器输出全部为0，然后在节拍脉冲（可由555定时器构成的多谐振荡器输出）的控制下，寄存器的各个输出Q按下表所示的状态变化，每8个节拍重复一次。这里假定8路彩灯的花型是：由中间向两边对称地逐次点亮，全亮后，再由中间向两边逐次熄灭。 图3 驱动器电路 寄存器输出状态 高速电路设计中时序计算方法与应用实例 来源：互联网 1满足接收端芯片的建立，保持时间的必要性 在高速数字电路设计中，由于趋肤效应、临近干扰、电流高速变化等因素，设计者不能单纯地从数字电路的角度来审查自己的产品，而要把信号看作不稳定的模拟信号。采用频谱分析仪对信号分析，可以发现，信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个1MHz的信号，虽然时钟周期为1微秒，但是如果其变化沿上升或下降时间为纳秒级，则在频谱仪上可以观察到频率高达数百兆赫兹的谱线。因此，电路设计者应该更加关注信号的边沿，因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。 在同步设计中，数据的读取需要基于时钟采样，根据以上分析，为了得到稳定的数据，时钟的采样点应该远离数据的变化沿。 图1是利用时钟CLK的上升沿采样数据DATA的示例。DATA发生变化后，需要等待至少Setup时间（建立时间）才能被采样，而采样之后，至少Hold时间（保持时间）之内DATA不能发生变化。因此可以看出，器件的建立时间和保持时间的要求，正是为了保证时钟的采样点远离数据的变化沿。如果在芯片的输入端不能满足这些要求，那么芯片内部的逻辑将处于非稳态，功能出现异常。 图1 信号采样示例 图2 源同步系统拓扑图 2时序分析中的关键参数 为了进行时序分析，需要从datasheet（芯片手册）中提取以下关键参数： ●Freq：时钟频率，该参数取决于对芯片工作速率的要求。 ●Tcycle：时钟周期，根据时钟频率Freq的倒数求得。Tcycle=1/Freq. ●Tco：时钟到数据输出的延时。上文提到，输入数据需要采用时钟采样，而输出数据同样也需要参考时钟，不过一般而言，相比时钟，输出的数据需要在芯片内延迟一段时间，这个时间就称为Tco.该参数取决于芯片制造工艺。 ●Tsetup（min）：最小输入建立时间要求。 ●Thold（min）：最小输入保持时间要求。 除以上五个参数外，时序分析中还需要如下经验参数： ●Vsig：信号传输速度。信号在电路上传输，传输速度约为6英寸/纳秒。 时序计算的目标是得到以下两个参数之间的关系： ●Tflight-data：数据信号在电路板上的走线延时。 教师学科教案[ 20 – 20 学年度第__学期] 任教学科：_____________ 任教年级：_____________ 任教老师：_____________ xx市实验学校 同步时序逻辑电路设计的教学方法探讨 摘要：本文对“数字逻辑”课程中同步时序逻辑电路设计的教学方法进行了探讨，提出了根据二进制状态表导出激励函数的行之有效的简化方法及卡诺图的变换。 关键词：数字逻辑，同步时序逻辑电路，卡诺图 一、引言 作为功能部件级的逻辑电路设计的教学，难度最大的莫过于时序逻辑电路了。对于难点的教学，力求在讲述过程上有一个清晰的思路，教给学生一个简单有效的设计方法，尽量避免烦琐的推导和计算。本文就设计过程中的“由给定的二进制状态表确定触发器的激励函数和输出函数”的一个环节来说明这个问题。 二、根据二进制状态表求指定触发器激励表的简化方法 这个环节通常是用触发器的激励表来转换的。这种转换无疑对熟练激励表的应用有好处，但繁琐的转换工作增加了很多工作量，降低了设计工作的效率，不利于教学任务进度的完成。 例如，在给出的二进制状态表的情况下，用触发器的激励表的转换，求出选用J -K 触发器时的激励函数和输出函 数表达式就比较麻烦。 设二进制状态表如下 表1所示，J -K 触发器的 激励表如表2所示。 因为给出的状态表有4个状态，它需要2个J -K 触发器。 要求的激励函数有J 2、K 2、J 1、K 1等4个，一个输出函数1 个Z ，总共需要画5个卡诺图来求解。 由于输出函数与激励表无关，可直接根据状态表填出3 变量卡诺图求解： 观察输出函数Z 的卡诺图，它就是按状态表的行列顺序 直接填写的，具有很强的 直观性。根据这个卡诺图 可求出输出函数表达式 为： 112xy y y Z += 求激励函数J 2、K 2、 J 1、K 1的表达式则需要根 据状态表和激励表按步骤 填写。 一、求J 2、K 2时，在状态表中只保留y 2和y 2n+1的对应状态，求J 1、K 1时则保留y 1和实验十 Moore型同步时序逻辑电路的分析与设计
时序逻辑电路分析举例
同步时序逻辑电路分析与设计
时序逻辑电路分析举例
实验十 Moore型同步时序逻辑电路的分析与设计
时序电路设计举例
实验二时序电路的设计及显示
时序电路设计
时序逻辑电路设计
第五章同步时序逻辑电路的习题数字逻辑知识讲解
时序逻辑电路应用举例
高速电路设计中时序计算方法与应用实例
同步时序逻辑电路设计的教学方法
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