数字钟的设计
一、系统功能概述
（一）、系统实现的功能：
1、具有“时”、“分”、“秒”的十进制数字显示（小时从00 ~ 23）。
2、具有手动校时、校分、校秒的功能。
3、有定时和闹钟功能，能够在设定的时间发出闹铃声。
4、能进行整点报时。从59分50秒起，每隔2秒发一次低音“嘟”的信号，连续5次，
最后一次为高音“嘀”的信号。
（二）、各项设计指标：
1、显示部分采用的6个LED显示器，从高位至低位分别显示时、分、秒。
2、有一个设置调闹钟定时时间、正常时间的按钮，选择调的对象。
3、有三个按钮分别调时、分、秒的时间。
4、有一个按钮用作开启/关闭闹铃。
5、另外需要两个时钟信号来给系统提供脉冲信号，使时钟和闹钟正常工作，分别为1Hz、
1kHz的脉冲。
二、系统组成以及系统各部分的设计
1、系统结构描述//要求：系统（或顶层文件）结构描述，各个模块（或子程序）的功能描述；（一）系统的顶层文件：
1、顶层文件图：（见下页）
2、各模块的解释：
（1）、7个输入量clk_1khz、clk_1hz、key_slt、key_alarm、sec_set、min_set、hour_set：其中clk_1khz为闹铃模块提供时钟，处理后能产生“嘟”、“嘀”和变化的闹铃声音；clk_1hz为计时模块提供时钟信号，每秒计数一次；key_slt选择设置对象：定时或正常时间；key_alarm能够开启和关闭闹铃；sec_set、min_set、hour_set用于设置时间或定时，与key_slt相关联。各按键输出为脉冲信号。
（2）、CNT60_A_SEC模块：
这个模块式将clk_1hz这个时钟信号进行60进制计数，并产生一个分钟的触发信号。该模块能将当前计数值实时按BCD码的格式输出。将该输出接到两位LED数码后能时时显示秒的状态。通过alarm_clk可以选择设置对象为时间还是定时值。在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。在设置定时模式上，key 上的脉冲只修改定时值，不影响时间脉冲clk的状态。
同时该模块具有两个输出口out_do、out_di来触发整点报时的“嘟”、“嘀”声音。
（3）、CNT60_A_MIN模块：
这个模块式将CNT60_A_SEC的输出信号进行60进制计数，并产生一个时位的触发信号。该模块能将当前计数值实时按BCD码的格式输出。将该输出接到两位LED数码后能时时显示分的状态。通过alarm_clk可以选择设置对象为时间还是定时值。在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。在设置定时模式上，key上的脉冲只修改定时值，不影响时间脉冲clk的状态。
同时该模块具有三个输出口out_do、out_di、out_alarm来触发整点报时的“嘟”、“嘀”、闹铃声音。
（4）、CNT24_A_HOUR模块：
这个模块式将CNT60_A_MIN的输出信号做24进制计数。该模块能将当前计数值实时按BCD码的格式输出。将该输出接到两位LED数码后能时时显示时的状态。通过alarm_clk可以选择设置对象为时间还是定时值。在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。在设置定时模式上，key上的脉冲只修改定时值，不影响时间脉冲clk的状态。
同时该模块具有一个输出口out_alarm来触发整点报时的闹铃声音。
（5）、PWM_OUT模块：
该模块为PWM产生模块，通过EN可开启和关闭PWM输出。模块根据CLK信号二分频产生的高低音，并组合，能输出三种声音状态——“嘟”、“嘀”、闹铃。而该三种声音要被秒、分、时的输出触发才能输出PWM。
（二）系统各个模块的VHDL程序：
（1）、CNT60_A_SEC模块：
程序源代码如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt60_a_sec is
port(
clk,clr,enb: in std_logic;--clk：时钟输入信号，clr：清零端，enb：使能端
key: in std_logic; --输入按键脉冲，调整闹铃定时或时间
alarm_clk: in std_logic;--1:alarm 0:clk --设置模式选择：闹铃调节模式、时间调节模式qout_sl: out std_logic_vector(3 downto 0); --显示输出秒的低位
qout_sh: out std_logic_vector(3 downto 0);--显示输出秒的高位
co: out std_logic; --进位输出，触发分计数模块
out_do: out std_logic;--在整点报时中输出“嘟”触发信号
out_di: out std_logic --在整点报时中输出“嘀”触发信号
);
end;
architecture a of cnt60_a_sec is
signal qout2_l:std_logic_vector(3 downto 0);
signal qout2_h:std_logic_vector(3 downto 0);
signal alarm_l:std_logic_vector(3 downto 0);
signal alarm_h:std_logic_vector(3 downto 0);
signal clk1,clk2,tclk,aclk,ac_slt: std_logic;
begin
process(alarm_clk) --当该端口输入一个脉冲时，修改设置模式：时间调整或闹铃模式切换begin
if alarm_clk'event and alarm_clk='1' then
if ac_slt='0' then--如果为定时模式，将改为闹铃模式
ac_slt<='1';
else
ac_slt<='0';
end if;
end if;
end process;
process(key,clk,ac_slt)--根据设置模式，处理key上的脉冲信号
begin
if ac_slt='0' then --时间调整模式
aclk<='0';
if clk='1' and key='1' then --clk=1则tclk<=0，通过挖洞方式添加一个脉冲tclk<='0';
elsif clk='0' and key='1' then --clk=0,则tclk<=1,产生一个高电平，添加一脉冲tclk<='1';
else
tclk<=clk;
end if;
elsif ac_slt='1' then --闹铃调整模式
tclk<=clk;
aclk<=key; --key上的脉冲直接修改闹铃定时值
end if;
end process;
process(tclk,clr,enb) --60进制计数，个位、十位放在两个临时变量中，表示秒的状态begin
if clr='1' then--clearing works at the state of high voltage
qout2_l<="0000";
qout2_h<="0000";
elsif tclk'event and tclk='1' then
if enb='1' then--enable works at high voltage
if qout2_l="1001" and qout2_h="0101" then
qout2_l<="0000";--a full mode is completed and a carryout is generated
qout2_h<="0000";
elsif qout2_l="1001" then
qout2_l<="0000";
qout2_h<=qout2_h+1;
else
qout2_l<=qout2_l+1;-- in process of counting
end if;
end if;
end if;
end process;
process(aclk,clr,enb)--修改闹铃的定时值
begin
if clr='1' then--clearing works at the state of high voltage
alarm_l<="0000";
alarm_h<="0000";
elsif aclk'event and aclk='1' then
if enb='1' then--enable works at high voltage
if alarm_l="1001" and alarm_h="0101" then
alarm_l<="0000";--a full mode is completed and a carryout is generated
alarm_h<="0000";
elsif alarm_l="0101" then
alarm_l<="0000";
alarm_h<=alarm_h+1;
else
alarm_l<=alarm_l+1;-- in process of counting
end if;
end if;
end if;
end process;
process(qout2_l,qout2_h,alarm_l,alarm_h,alarm_clk)-- 产生进位,显示时间或闹铃定时值begin
if qout2_l="0000" and qout2_h="0000" then
co<='1';
else
co<='0';
end if;
if ac_slt='0' then -- 显示时间
qout_sl<=qout2_l;
qout_sh<=qout2_h;
else -- 显示定时值
qout_sh<=alarm_h;
qout_sl<=alarm_l;
end if;
end process;
process(qout2_l,qout2_h) -- 根据秒的状态输出“嘟”、“嘀”触发信号begin
if qout2_h="0101" then
if qout2_l="0000" then
out_do<='1';
elsif qout2_l="0010" then
out_do<='1';
elsif qout2_l="0100" then
out_do<='1';
elsif qout2_l="0110" then
out_do<='1';
elsif qout2_l="1000" then
out_do<='1';
else
out_do<='0';
end if;
elsif qout2_h="0000" then
if qout2_l="0000" then
out_di<='1';
out_do<='0';
else
out_di<='0';
end if;
else
out_do<='0';
out_di<='0';
end if;
end process;
end;
（2）、CNT60_A_MIN模块：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt60_a_min is
port(
clk,clr,enb: in std_logic; --clk：时钟输入信号，clr：清零端，enb：使能端
key: in std_logic; --输入按键脉冲，调整闹铃定时或时间
alarm_clk: in std_logic; --1:alarm 0:clk --设置模式选择：闹铃调节模式、时间调节模式qout_ml: out std_logic_vector(3 downto 0); --显示输出分的低位
qout_mh: out std_logic_vector(3 downto 0); --显示输出分的高位
co: out std_logic; --进位输出，触发时计数模块
out_alarm:out std_logic;--闹铃触发信号，时间到后输出高电平触发闹铃
out_do,out_di: out std_logic--在整点报时中输出“嘟”“嘀”触发信号
);
end;
architecture a of cnt60_a_min is
signal qout2_l:std_logic_vector(3 downto 0);
signal qout2_h:std_logic_vector(3 downto 0);
signal alarm_l:std_logic_vector(3 downto 0);
signal alarm_h:std_logic_vector(3 downto 0);
signal clk1,clk2,tclk,aclk,ac_slt: std_logic;
begin
process(alarm_clk) --当该端口输入一个脉冲时，修改设置模式：时间调整或闹铃模式切换begin
if alarm_clk'event and alarm_clk='1' then
if ac_slt='0' then--如果为定时模式，将改为闹铃模式
ac_slt<='1';
else
ac_slt<='0';
end if;
end if;
end process;
process(key,clk,ac_slt) --根据设置模式，处理key上的脉冲信号
begin
if ac_slt='0' then --时间调整模式
aclk<='0';
if clk='1' and key='1' then--clk=1则tclk<=0，通过挖洞方式添加一个脉冲tclk<='0';
elsif clk='0' and key='1' then--clk=0,则tclk<=1,产生一个高电平，添加一脉冲tclk<='1';
else
tclk<=clk;
end if;
elsif ac_slt='1' then --闹铃调整模式
tclk<=clk;
aclk<=key; --key上的脉冲直接修改闹铃定时值
end if;
end process;
process(tclk,clr,enb) --60进制计数，个位、十位放在两个临时变量中，表示分的状态begin
if clr='1' then--clearing works at the state of high voltage
qout2_l<="0000";
qout2_h<="0000";
elsif tclk'event and tclk='1' then
if enb='1' then--enable works at high voltage
if qout2_l="1001" and qout2_h="0101" then
qout2_l<="0000";--a full mode is completed and a carryout is generated
qout2_h<="0000";
elsif qout2_l="1001" then
qout2_l<="0000";
qout2_h<=qout2_h+1;
else
qout2_l<=qout2_l+1;-- in process of counting
end if;
end if;
end if;
end process;
process(aclk,clr,enb) --修改闹铃的定时值
begin
if clr='1' then--clearing works at the state of high voltage
alarm_l<="0000";
alarm_h<="0000";
elsif aclk'event and aclk='1' then
if enb='1' then--enable works at high voltage
if alarm_l="1001" and alarm_h="0101" then
alarm_l<="0000";--a full mode is completed and a carryout is generated
alarm_h<="0000";
elsif alarm_l="0101" then
alarm_l<="0000";
alarm_h<=alarm_h+1;
else
alarm_l<=alarm_l+1;-- in process of counting
end if;
end if;
end if;
end process;
process(qout2_l,qout2_h,alarm_l,alarm_h,alarm_clk) -- 产生进位,显示时间或闹铃定时值of high voltage
begin
if qout2_l="0000" and qout2_h="0000" then
co<='1';
else
co<='0';
end if;
if ac_slt='0' then
qout_ml<=qout2_l;
qout_mh<=qout2_h;
else
qout_mh<=alarm_h;
qout_ml<=alarm_l;
end if;
end process;
process(qout2_l,qout2_h,alarm_l,alarm_h) –判断定时值与时间值相等，输出闹铃触发信号begin
if qout2_l=alarm_l and qout2_h=alarm_h then
out_alarm<='1';
else
out_alarm<='0';
end if;
end process;
process(qout2_l,qout2_h) -- 根据分的状态输出“嘟”、“嘀”触发信号
begin
if qout2_l="1001" and qout2_h="0101" then
out_do<='1';
else
out_do<='0';
end if;
if qout2_l="0000" and qout2_h="0000" then
out_di<='1';
else
out_di<='0';
end if;
end process;
end;
（3）、CNT24_A_HOUR模块：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt24_a_hour is
port(
clk,clr,enb: in std_logic; --clk：时钟输入信号，clr：清零端，enb：使能端
key: in std_logic; --输入按键脉冲，调整闹铃定时或时间
alarm_clk: in std_logic;--1:alarm 0:clk--设置模式选择：闹铃调节模式、时间调节模式
qout_hl: out std_logic_vector(3 downto 0); --显示输出时的低位
qout_hh: out std_logic_vector(3 downto 0); --显示输出时的高位
co: out std_logic; --进位输出
out_alarm:out std_logi--闹铃触发信号输出
);
end;
architecture a of cnt24_a_hour is
signal qout2_l:std_logic_vector(3 downto 0);
signal qout2_h:std_logic_vector(3 downto 0);
signal alarm_l:std_logic_vector(3 downto 0);
signal alarm_h:std_logic_vector(3 downto 0);
signal clk1,clk2,tclk,aclk,ac_slt: std_logic;
begin
process(alarm_clk) --当该端口输入一个脉冲时，修改设置模式：时间调整或闹铃模式切换begin
if alarm_clk'event and alarm_clk='1' then
if ac_slt='0' then--如果为定时模式，将改为闹铃模式
ac_slt<='1';
else
ac_slt<='0';
end if;
end if;
end process;
process(key,clk,ac_slt) --根据设置模式，处理key上的脉冲信号
begin
if ac_slt='0' then --时间调整模式
aclk<='0';
if clk='1' and key='1' then--clk=1则tclk<=0，通过挖洞方式添加一个脉冲tclk<='0';
elsif clk='0' and key='1' then--clk=0,则tclk<=1,产生一个高电平，添加一脉冲tclk<='1';
else
tclk<=clk;
end if;
elsif ac_slt='1' then --闹铃调整模式
tclk<=clk;
aclk<=key; --key上的脉冲直接修改闹铃定时值
end if;
end process;
process(tclk,clr,enb) --24进制计数，个位、十位放在两个临时变量中，表示时的状态begin
if clr='1' then--clearing works at the state of high voltage
qout2_l<="0000";
qout2_h<="0000";
elsif tclk'event and tclk='1' then
if enb='1' then--enable works at high voltage
if qout2_l="1001" then
qout2_l<="0000";--a full mode is completed and a carryout is generated
qout2_h<=qout2_h+1;
elsif qout2_l="0011" and qout2_h="0010" then
qout2_l<="0000";
qout2_h<="0000";
else
qout2_l<=qout2_l+1;-- in process of counting
end if;
end if;
end if;
end process;
process(aclk,clr,enb) --修改闹铃的定时值
if clr='1' then--clearing works at the state of high voltage
alarm_l<="0000";
alarm_h<="0000";
elsif aclk'event and aclk='1' then
if enb='1' then--enable works at high voltage
if alarm_l="1001" then
alarm_l<="0000";--a full mode is completed and a carryout is generated
alarm_h<=qout2_h+1;
elsif alarm_l="0011" and alarm_h="0010" then
alarm_l<="0000";
alarm_h<="0000";
else
alarm_l<=alarm_l+1;-- in process of counting
end if;
end if;
end if;
end process;
process(qout2_l,qout2_h,alarm_l,alarm_h,alarm_clk) -- 产生进位,显示时间或闹铃定时值of high voltage
begin
if qout2_l="0000" and qout2_h="0000" then
co<='1';
else
co<='0';
end if;
if ac_slt='0' then
qout_hl<=qout2_l;
qout_hh<=qout2_h;
else
qout_hh<=alarm_h;
qout_hl<=alarm_l;
end if;
end process;
process(qout2_l,qout2_h,alarm_l,alarm_h)--定时值与时间值相等，则输出闹钟触发信号begin
if qout2_l=alarm_l and qout2_h=alarm_h then
out_alarm<='1';
else
out_alarm<='0';
end if;
end process;
2、系统以及各个模块的仿真波形
（1）、系统仿真波形：
注：由于下面的模块仿真存在毛刺，导致系统的仿真图有一定的问题。（2）、CNT60_A_SEC模块：
注：在50、52、54、56、58处有嘟触发输出，00处有嘀触发输出等。（3）、CNT60_A_MIN模块：
注：本图展示了按键调节时间值和定时值的仿真波形（部分仿真图）。
注：该模块的仿真波形图，具有嘟、嘀声音触发输出，定时与时间相等时有闹铃触发输出等。（4）、CNT24_A_HOUR模块
注：该模块的仿真图，包含按键调整时间、定时值，闹钟触发输出等。
（5）、PWM_OUT模块（分三段剪切下来的，展示了三种声音的效果）
（1）、“嘟”、“嘀”输出波形（只有在en有脉冲，打开PWMO后，才有效）
注：在打开输出后，当两路嘟、嘀触发输入同时有效时分别输出嘟、嘀声音。当两路闹铃触发同时有效时开始闹铃声音的输出。
注：闹铃输出的变化情况（“嘀”、“嘟”交替发声）。
注：闹铃输出的变化情况。
3、下载时选择的开发系统模式以及管脚定义
三、课程设计过程中遇到的问题以及解决方法
主要是在“调整时间”和“调整定时”的上面遇到非常大的困难。与开始想象的不一样，一个进程中不能加入时钟信号，没能够将按键脉冲直接与时钟脉冲进行累加。同时，在对VHDL的语法的熟悉上也花费了大量的时间。
最后的解决方法是，通过另一个进程，先将这两个信号进行处理后，分别产生aclk和tclk分别为定时调整部分、和时间调整部分提供时钟信号。调整按键的脉冲信号和正常的时钟信号不是按照简单的或运算来处理的。
1）、如果要调整时间：
1、当时钟信号是高电平，按键信号也是高电平时，则给tclk赋值0。
2、当时钟信号是高电平，按键信号是低电平时，则给tclk赋值1。
3、当时钟信号是低电平，按键信号是高电平时，则给tclk赋值1。
4、当时钟信号是低电平，按键信号是低电平是，则给tclk赋值0。
这样无论按键脉冲是在高电平还是低电平，或者是在高低电平两种状态下出现，其最终结果都是会多产生一个脉冲信号，导致计数值变化，达到修改时间的目的。期间，aclk始终不变。
2）、如果要调整定时：
1、时钟输入信号赋值给tclk
2、按键输入信号赋值给aclk
这样，当按键脉冲结束时，定时调整信号会出现一个脉冲。而时钟信号不受影响。
另外，在闹铃产生上也遇到了一些小问题，最后，通过在产生周期较长的信号，切换输出值的内容“嘟”还有“嘀”，最后的效果就是“嘟”、“嘀”声音交替发出。
在仿真时，大多数模块会出现毛刺，会导致最后的总仿真结果不是很乐观，会把脉冲的几个干扰加上去。这方面，我试图调了很久也没解决。不过由于在实际下载后还是相对比较正常的，仿真中的毛刺最后没有消除掉。
电子科技大学 UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA 数字逻辑设计 实验报告 实验题目：电子秒表 学生姓名： 指导老师：
一、实验内容 利用FPGA设计一个电子秒表，计时范围00.00 ~ 99.00秒，最多连续记录3个成绩，由两键控制。 二、实验要求 1、实现计时功能： 域值范围为00.00 ~ 99.00秒，分辨率0.01秒，在数码管上显示。 2、两键控制与三次记录： 1键实现“开始”、“记录”等功能，2键实现“显示”、“重置”等功能。 系统上电复位后，按下1键“开始”后，开始计时，记录的时间一直显示在数码管上；按下1键“记录第一次”，次按1键“记录第二次”，再按1键“记录第三次”，分别记录三次时间。 其后按下2键“显示第一次”，次按2键“显示第二次”，再按2键“显示第三次”，数码管上分别显示此前三次记录的时间；显示完成后，按2键“重置”，所有数据清零，此时再按1键“开始”重复上述计时功能。 三、设计思路 1、整体设计思路 先对按键进行去抖操作，以正确的得到按键信息。 同时将按键信息对应到状态机中，状态机中的状态有：理想状态、开始状态、3次记录、3次显示、以及其之间的7次等待状态。 因为需要用数码管显示，故显示的过程中需要对数码管进行片选和段选，因此要用到4输入的多路选择器。 在去抖、计时、显示的过程中，都需要用到分频，从而得到理想频率的时钟信号。 2、分频设计 该实验中有3个地方需要用到分频操作，即去抖分频（需得到200HZ时钟）、计时分频（需得到100HZ时钟）和显示分频（需得到25kHZ时钟）。 分频的具体实现很简单，需首先算出系统时钟（50MHZ）和所需始终的频率比T，并定义一个计数变量count，当系统时钟的上升沿每来到一次，count就加1，当count=T时就将其置回1。这样只要令count=1~T/2时clk=‘0’，count=T/2+1~T时clk=‘1’即可。 3、去抖设计 由于用按键为机械弹性开关，故当机械触点断开、闭合时，按键开关在闭合时不会马上稳定地接通，在断开时也不会马上断开，而是在闭合及断开的瞬
收稿日期:2007-06-04 第一作者 刘竹林 男 27岁 助教 用V HDL 实现数字时钟的设计 刘竹林 李晶骅 (十堰职业技术学院电子工程系,湖北十堰442000) 摘 要:以一款数字钟设计为例,较详细的介绍了如何用VHDL 语言设计数字电路,并给出了部分程序、仿真 波形图,并在MAX +plusII 中进行编译、仿真、下载。由此说明利用VHDL 开发数字电路的优点。 关键词:VHDL ;设计;数字钟;应用电路中图分类号:TN953 文献标识码:A 0 引言 VHDL 硬件描述语言在电子设计自动化(EDA )中扮演 着重要的角色,它的出现极大的改变了传统的设计方法、设 计过程乃至设计观念。由于采用了“自顶向下” (Top 2Down )的全新设计方法,使设计师们摆脱了大量的辅助设计工作, 而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短了产品的研制周期。 这种设计方法首先从系统设计入手,在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错,并用硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证。然后用综合优化工具生成具体门电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的,这不仅有利于早期发现结构设计上的错误,避免设计工作的浪费,而且也减少了逻辑功能仿真的工作量,提高了设计的一次成功率。 1 用V HDL 设计一款数字钟 我们设计的数字时钟原理框图如图1。其基本功能划 分为:计数模块(包括秒、分、时)、译码模块、扫描显示控制模块。计数模块由两个60进制计数器和一个24进制计数器组成,分别对秒、分、小时进行计数,当计数到23点59分59秒的时候,即一天结束,计数器清零, 新的一天重新开始计数。 图1 数字时钟原理框图 秒计数器的计数时钟信号为1Hz 的标准信号,可以由系 统板上提供的4MHz 信号通过222分频得到。秒计数器的进位输出信号作为分钟计数器的计数信号,分钟计数器的进位输出信号又作为小时计数器的计数信号。设计一个同时显示时、分、秒6个数字的数字钟,则需要6个七段显示器。若同时点亮这6个七段显示器,则电路中会产生一个比较大的电流,很容易造成电路烧坏,我们通过扫描电路来解决这一问题,通过产生一个扫描信号CS (0)-CS (5)来控制6个七段显示器,依次点亮6个七段显示器,也就是每次只点亮一个七段显示器。只要扫描信号CS (0)-CS (5)的频率超过人的眼睛视觉暂留频率24Hz 以上,就可以达到尽管每次点亮单个七段显示器,却能具有6个同时显示的视觉效果,而且显示也不致闪烁抖动。 其中6位扫描信号一方面控制七段显示器依次点亮,一方面控制6选1选择器输出相应显示数字。 2 模块设计 2.1 VHDL 语言的基本结构 一个独立的设计实体通常包括:实体(EN TIT Y )、结构体(ARCHITECTURE )、配置(CONFIGURA TION )、包集合(PACKGE )、和库(L IBRAR Y )5个部分。其中实体用于描述所设计的系统的外部接口信号;构造体用于描述系统内部的结构和行为;建立输入和输出之间的关系;配置语句安装具体元件到实体—结构体对,可以被看作是设计的零件清单;包集合存放各个设计模块共享的数据类型、常数和子程序等;库是专门存放预编译程序包的地方。VHDL 程序设计基本结构如图2 。 图2 VHDL 程序设计基本结构 2.2 各模块的实现 2.2.1 计数模块(建立VHDL 语言的工程文件) 计数模块由两个60进制计数器和一个24进制计数器组成,分别对秒、分、小时进行计数。其VHDL 源程序相差不大由于篇幅有限,这里我们以秒模块的实现为例。程序如下: library ieee ; use ieee.std -logic -1164.all ;entity counter -60-bcd is 山西电子技术 2008年第1期 应用实践
课程设计报告 实践课题：VHDL与数字系统课程设计 学生：XXX 指导老师：XXX、XXX 系别：电子信息与电气工程系 专业：电子科学与技术 班级：XXX 学号：XXX
一、设计任务 用VHDL设计一个简单的处理器，并完成相关的仿真测试。 .设计要求： 图1是一个处理器的原理图，它包含了一定数量的寄存器、一个复用器、一个加法/减法器（Addsub）,一个计数器和一个控制单元。 图1 简单处理器的电路图 数据传输实现过程：16位数据从DIN输入到系统中，可以通过复用器分配给R0~R7和A，复用器也允许数据从一个寄存器传通过Bus送到另外一个寄存器。 加法和减法的实现过程：复用器先将一个数据通过总线放到寄存器A中，然后将另一个数据放到总线上，加法/减法器对这两个数据进行运算，运算结果存入寄存器G中，G中的数据又可根据要求通过复用器转存到其他寄存器中。 1）Rx ←[Ry] :将寄存器Ry中的内容复制到Rx； 2）Mvi Rx，#D ：将立即数存入寄存器Rx中去。 所有指令都按9位编码（取自DIN的高9位）存储在指令存储器IR中，编编码规则为IIIXXXYYY，III表示指令，XXX表示Rx寄存器，YYY表示Ry寄存器。立即数#D是在mvi指令存储到IR中之后，通过16位DIN输入
的。 有一些指令，如加法指令和减法指令，需要在总线上多次传输数据，因此需要多个时钟周期才能完成。控制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。当Run信号置位时，处理器开始执行DIN输 时间 指令 T0T1T2T3 (mv):I0 (mvi):I1 (add):I2 (sub):I3 IR in IR in IR in IR in RY out,RX in,Done DIN out,RX in,Done RX out,A in RX out,A in ---- ---- RY out,G in,Addsub RY out,G in,Addsub ---- ---- G out,RX in,Done G out,RX in,Done 二、实现功能说明 2.1 mv Rx,Ry 实现的功能：将寄存器Rx的值赋给寄存器Ry（以mv R0, R5为例） （1 ）计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效，将DIN输入的数据的高9位锁存。 置位的控制信号如图3加粗黑线所示。 图3 （2）计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令，向复用器发出选通控制信号，复用器根据该控制信号让R5的值输出到总线上，然后控制单元控制寄存器R0将总线上的值锁存，完成整个寄存器对寄存器的赋值过程。置位的控制信号和数据流如图4加粗黑线所示。 图4
EDA技术及应用课程设计 题目：基于VHDL的数字计时器 班级：电气1202班 姓名：李玉靖 学号：20121131080 指导老师：汪媛 （课程设计时间：2015年1月5日——2015年1月9日） 华中科技大学武昌分校
目录 1引言 (1) 1.1 EDA简介 (1) 1.2 VHDL简介 (2) 1.3 VHDL的特点 (3) 1.4 VHDL的设计结构 (4) 1.5 VHDL的设计步骤 (4) 2设计主要内容 (5) 3内部各功能模块 (6) 3.1六十进制计数模块 (6) 3.2二十四进制计数模块 (8) 3.3分频器模块 (10) 3.4LED显示模块 (11) 4顶层系统联调 (15) 5结语 (21) 6参考文献 (22) 7附录 (23)
1.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1.1 EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射
数字钟的设计 一、系统功能概述 （一）、系统实现的功能： 1、具有“时”、“分”、“秒”的十进制数字显示（小时从00 ~ 23）。 2、具有手动校时、校分、校秒的功能。 3、有定时和闹钟功能，能够在设定的时间发出闹铃声。 4、能进行整点报时。从59分50秒起，每隔2秒发一次低音“嘟”的信号，连续5次， 最后一次为高音“嘀”的信号。 （二）、各项设计指标： 1、显示部分采用的6个LED显示器，从高位至低位分别显示时、分、秒。 2、有一个设置调闹钟定时时间、正常时间的按钮，选择调的对象。 3、有三个按钮分别调时、分、秒的时间。 4、有一个按钮用作开启/关闭闹铃。 5、另外需要两个时钟信号来给系统提供脉冲信号，使时钟和闹钟正常工作，分别为1Hz、 1kHz的脉冲。 二、系统组成以及系统各部分的设计 1、系统结构描述//要求：系统（或顶层文件）结构描述，各个模块（或子程序）的功能描述；（一）系统的顶层文件： 1、顶层文件图：（见下页） 2、各模块的解释： （1）、7个输入量clk_1khz、clk_1hz、key_slt、key_alarm、sec_set、min_set、hour_set：其中clk_1khz为闹铃模块提供时钟，处理后能产生“嘟”、“嘀”和变化的闹铃声音；clk_1hz为计时模块提供时钟信号，每秒计数一次；key_slt选择设置对象：定时或正常时间；key_alarm能够开启和关闭闹铃；sec_set、min_set、hour_set用于设置时间或定时，与key_slt相关联。各按键输出为脉冲信号。 （2）、CNT60_A_SEC模块： 这个模块式将clk_1hz这个时钟信号进行60进制计数，并产生一个分钟的触发信号。该模块能将当前计数值实时按BCD码的格式输出。将该输出接到两位LED数码后能时时显示秒的状态。通过alarm_clk可以选择设置对象为时间还是定时值。在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。在设置定时模式上，key 上的脉冲只修改定时值，不影响时间脉冲clk的状态。 同时该模块具有两个输出口out_do、out_di来触发整点报时的“嘟”、“嘀”声音。 （3）、CNT60_A_MIN模块： 这个模块式将CNT60_A_SEC的输出信号进行60进制计数，并产生一个时位的触发信号。该模块能将当前计数值实时按BCD码的格式输出。将该输出接到两位LED数码后能时时显示分的状态。通过alarm_clk可以选择设置对象为时间还是定时值。在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。在设置定时模式上，key上的脉冲只修改定时值，不影响时间脉冲clk的状态。 同时该模块具有三个输出口out_do、out_di、out_alarm来触发整点报时的“嘟”、“嘀”、闹铃声音。
基于VHDL的多功能数字钟 设计报告 021215班 卫时章 02121451
一、设计要求 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒。 二、设计环境：Quartus II 三、系统功能描述 1、系统输入：时钟信号clk采用50MHz；系统状态及较时、定时转换的控制信号为k、set，校时复位信号为reset，均由按键信号产生。 2、系统输出：LED显示输出；蜂鸣器声音信号输出。 3、多功能数字电子钟系统功能的具体描述如下： （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下“k”键，进入“小时”待校准状态，若此时按下“set”键，小时开始校准；之后按下“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态；再次按下“k”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“k”键则进入闹钟“分”待校准状态；若再按下“k”键恢复到正常计时显示状态。若校时过程中按下“reset”键，则系统恢复到正常计数状态。 （1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管以2Hz 闪烁，并按下“set”键时以2Hz的频率递增计数。 （2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （3）“秒”校准状态：在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁，并以1Hz的频率递增计数。 （4）闹钟“小时”校准状态：在闹钟“小时”校准状态下，显示“小时”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （5）闹钟“分”校准状态：在闹钟“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500Hz的低音，在“59”分钟的第“59”秒发频率为1000Hz的高音，结束时为整点。 （四）显示：采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组led灯以4位BCD 码显示。 （五）闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。 四、各个模块分析说明 1、分频器模块(freq.vhd) （1）模块说明：输入一个频率为50MHz的CLK，利用计数器分出 1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。 （2）源程序： library ieee;
VHDL课程设计-PS2键盘
目录 一、课程设计的目的与任务 (3) 二、课程设计题目 (3) 1、指定题目： (3) 2、自选题目： (3) 三、课程设计的内容与要求 (3) 1、设计内容 (4) 2、设计要求 (4) 四、实验仪器设备 (4) 五、设计方案 (4) 1、PS2解码 (4) 2、设计思路 (6) 3、模块设计 (7) 4、各模块分析 (8) （1）PS2时钟检测模块 8 （2）PS2解码模块 10 （3）PS2组合模块 12 （4）控制LED模块 14 （5）PS2总的组合模块 16 六、综合与仿真 (17) 1、综合 (17) 2、仿真 (18) （1）电平检测模块仿真 (18) （2）LED灯控制模块仿真 (18)
（3）PS2_module总模块仿真 (19) 七、硬件下载 (23) 八、心得体会 (24) 九、参考文献 (24) 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用； （2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器；1 ：数字秒表；2 ：简易数字钟；3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器；8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。三、课程设计的内容与要求
目录 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用；
（2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器； 1 ：数字秒表； 2 ：简易数字钟； 3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器； 8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。 三、课程设计的内容与要求 1、设计内容 （1）系统功能的分析； （2）实现系统功能的实际方案； （3）编写各功能模块的VHDL语言程序； （4）对各功能模块进行编译、综合、仿真、分析； （5）顶层文件设计 （6）对整个系统进行编译、综合、仿真、分析； （7）在CPLD\FPGA实验开发系统试验箱上进行硬件验证； （8）写实验报告；
湖南科技大学 信息与电气工程学院 课程设计任务书 20 —20 学年第学期 专业：学号：姓名： 课程设计名称： 设计题目： 完成期限：自年月日至年月日共周设计依据、要求及主要内容（可另加附页）： 指导教师（签字）： 批准日期：年月日
目录 一、摘要 二、VHDL语言介绍 三、设计的目的 四、设计内容 五、电路工作原理 六、主要程序及仿真结果 七、对本次设计的体会和建议 八、参考文献
一、摘要 人类社会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化(EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用软件进行电路波形仿真。 关键词：数字钟EDA VHDL语言 二、VHDL语言介绍 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 三、设计的目的 本项实验通过六十进制计数器和数字钟的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器和数字钟源程序，应用VMAX+plusII软件进HDL文本输入设计与波形仿真。熟练地运用数字系统的设计方法进行数字系统设计，能进行较复杂的数字系统设计，按要求设计一个数字钟。 四、设计内容 1、60进制计数器计数器 60进制计数器计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按
数字时钟设计 一、题目分析 1、功能介绍 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2、总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来
一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。 二、选择方案 1、方案选择 方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。 方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。 终上所述，考虑到试验时的简单性，故我选择了方案二。 三、细化框图 根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：
本科实验报告 实验名称：数字系统设计与实验（软件部分）
实验一 QuartusII9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用. 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验内容 1.十进制加法计数器的VHDL文本及仿真 功能图： VHDL文本： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin if(load='1')then q_temp<=data_in; elsif(clk'event and clk='1')then
if(en='0')then qout<=qout; elsif(qout="1001")then qout<="0000"; else qout<=qout+1; end if; q_temp<=qout; end if; end process; process(q_temp) begin case q_temp is when"0000"=>seg<="1000000"; when"0001"=>seg<="1111001"; when"0010"=>seg<="0100100"; when"0011"=>seg<="0110000"; when"0100"=>seg<="0011001"; when"0101"=>seg<="0010010"; when"0110"=>seg<="0000010"; when"0111"=>seg<="1111000"; when"1000"=>seg<="0000000"; when"1001"=>seg<="0010000"; when others=>seg<="0001000"; end case; end process; end beha; 功能仿真流程及结果： 全编译通过后，进行仿真 新建波形文件，在其中添加所需节点。将clk设置为时钟信号，将en设置为高电平，将load 设置为低电平，将data_in设置为想要预置的数值。 运行Generate Functional Simulation Nest List命令产生能仿真的网标文件。点击Start Simulation开始模拟仿真 仿真结果：
基于VHDL数字电子钟的设计与实现 摘要：本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。 关键词：电子钟；门电路及单次按键；琴键开关
目录 第一章引言----------------------------------------------------------------1 1.1 课题的背景、目的------------------------------------------1 1.2 课程设计的内容------------------------------------------1 第二章EDA与VHDL简介--------------------------------------------------2 2.1 EDA的介绍---------------------------------------------2 2.2 VHDL的介绍--------------------------------------------3 2.2.1 VHDL的用途与优点-----------------------------------------------------------------3 2.2.2 VHDL的主要特点---------------------------------------------------------------------- 2.2.3 用VHDL语言开发的流程------------------------------------------------------------ 第三章数字电子钟的设计方案------------------------------------------6 3.1秒脉冲发生器--------------------------------------------7 3.2可调时钟模块--------------------------------------------8 3.3校正电路------------------------------------------------8 3.4闹铃功能------------------------------------------------10 3.5日历系统------------------------------------------------11 第四章结束语---------------------------------------------------------------13 4.1致谢----------------------------------------------------14 4.2参考文献------------------------------------------------15
HEFEI UNIVERSITY EDA设计报告 题目 系别 班级 姓名 指导老师 完成时间
目录 一、设计要求 (3) 1.功能介绍 (3) 2.性能与功能设计 (3) 二、方案设计 (3) 三、程序框图 (3) 四、程序原理图 (4) 五、程序仿真与分析 (5) 1.秒计数器 (5) 2.分计数器 (5) 3.小时计数器 (6) 4.整点报时报警 (6) 5.时钟系统波形图 (7) 六、程序代码 (7) 七、总结与体会 (11)
一、设计要求 1、功能介绍 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）具有调节小时、分钟及清零的功能。 3）具有整点报时功能。 2.性能及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，同时可以通过改变频率来改变计数。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生报警声音。 二、方案设计 根据各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。 三、程序框图
课程设计报告 实践课题： VHDL与数字系统课程设计 学生： XXX 指导老师： XXX、XXX 系别：电子信息与电气工程系 专业：电子科学与技术 班级： XXX 学号： XXX
一、设计任务 用VHDL设计一个简单的处理器，并完成相关的仿真测试。 .设计要求： 图1是一个处理器的原理图，它包含了一定数量的寄存器、一个复用器、一个加法/减法器（Addsub）,一个计数器和一个控制单元。 图1 简单处理器的电路图 数据传输实现过程：16位数据从DIN输入到系统中，可以通过复用器分配给R0~R7和A，复用器也允许数据从一个寄存器传通过Bus送到另外一个寄存器。 加法和减法的实现过程：复用器先将一个数据通过总线放到寄存器A中，然后将另一个数据放到总线上，加法/减法器对这两个数据进行运算，运算结果存入寄存器G中，G中的数据又可根据要求通过复用器转存到其他寄存器中。 1）Rx ← [Ry] :将寄存器Ry中的内容复制到Rx； 2）Mvi Rx，#D ：将立即数存入寄存器Rx中去。 所有指令都按9位编码（取自DIN的高9位）存储在指令存储器IR中，编编码规则为IIIXXXYYY，III 表示指令，XXX表示Rx寄存器，YYY表示Ry寄存器。立即数#D是在mvi指令存储到IR中之后，通过16
位DIN 输入的。 有一些指令，如加法指令和减法指令，需要在总线上多次传输数据，因此需要多个时钟周期才能完成。控制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。当Run 信号置位时，处理器开始执行DIN 输 二、实现功能说明 2.1 mv Rx,Ry 实现的功能：将寄存器Rx 的值赋给寄存器Ry （以mv R0, R5为例） （1 ）计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效，将DIN 输入的数据的高9位锁存。置位的控制信号如图3加粗黑线所示。 图3 （2）计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令，向复用器发出选通控制信号，复用器根据该控制信号让R5的值输出到总线上，然后控制单元控制寄存器R0将总线上的值锁存，完成整个寄存器对寄存器的赋值过程。置位的控制信号和数据流如图4加粗黑线所示。 图4
实验十七数字时钟 实验目的 设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时、清零等功能。 实验器材 1、SOPC实验箱 2、计算机（装有Quartus II 7.0软件） 实验预习 1、了解时钟设计原理和各主要模块的设计方法。 2、提前预习，编写好主模块的VHDL程序。 实验原理 数字时钟框图如图17.1所示，一个完整的时钟应由4部分组成：秒脉冲发生电路、计数部分、译码显示部分和时钟调整部分。 1、秒脉冲发生：一个时钟的准确与否主要取决秒脉冲的精确度。可以设计分频电路对系统时钟50MHz进行50000000分频从而得到稳定的1Hz基准信号。定义一个50000000进制的计数器，将系统时钟作为时钟输入引脚clk，进位输出即为分频后的1Hz信号。 2、计数部分：应设计1个60进制秒计数器、1个60进制分计数器、1个24进制时计数器用于计时。秒计数器应定义clk（时钟输入）、rst（复位）两个输入引脚，Q3~Q0（秒位）、Q7~Q4（十秒位）、Co（进位位）9个输出引脚。分、时计数器类似。如需要设置时间可再增加置数控制引脚Set和置数输入引脚d0~d7。 3、译码显示部分：此模块应定义控制时钟输入、时分秒计数数据输入共25个输入引脚；8位显示码输出（XQ7~XQ0）、6位数码管选通信号（DIG0~DIG5）共14个输出引脚。在时钟信号的控制下轮流选择对十时、时、十分、分、十秒、秒输入信号进行译码输出至XQ7~XQ0，并通过DIG0~DIG5输出相应的选通信号选择数码管。每位显示时间控制在1ms 左右。时钟信号可由分频电路引出。 4、各模块连接方式如图17.1所示。 图17.1 数字时钟框图
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！ 一、设计任务 用VHDL设计一个简单的处理器，并完成相关的仿真测试。 .设计要求： 图1是一个处理器的原理图，它包含了一定数量的寄存器、一个复用器、一个加法/减法器（Addsub）,一个计数器和一个控制单元。 图1 简单处理器的电路图 数据传输实现过程：16位数据从DIN输入到系统中，可以通过复用器分配给R0~R7和A，复用器也允许数据从一个寄存器传通过Bus送到另外一个寄存器。 》 加法和减法的实现过程：复用器先将一个数据通过总线放到寄存器A中，然后将另一个数据放到总线上，
他寄存器中。 下表是该处理所支持的指令。 1）Rx ← [Ry] :将寄存器Ry中的内容复制到Rx； 2）Mvi Rx，#D ：将立即数存入寄存器Rx中去。 所有指令都按9位编码（取自DIN的高9位）存储在指令存储器IR中，编编码规则为IIIXXXYYY，III表示指令，XXX表示Rx寄存器，YYY表示Ry寄存器。立即数#D是在mvi指令存储到IR中之后，通过16位DIN 输入的。 有一些指令，如加法指令和减法指令，需要在总线上多次传输数据，因此需要多个时钟周期才能完成。控制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。当Run信号置位时，处理器开始执行DIN输 二、实现功能说明 mv Rx,Ry 实现的功能：将寄存器Rx的值赋给寄存器Ry（以mv R0, R5为例） （1 ）计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效，将DIN输入的数据的高9位锁存。置位的控制信号如图3加粗黑线所示。
基于VHDL语言实现数字电子钟的设计 一．设计要求： 1、设计内容 选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS Ⅱ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法）和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。 2、设计要求 （1）具有时、分、秒计数显示功能。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）小时为十二小时制。 二．实验目的： 1.通过这次EDA设计中，提高手动能力。 2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。 3.掌握多位计数器相连的设计方法。 4.掌握十进制，六进制，二十四进制计数器的设计方法。 5.继续巩固多位共阴极扫描显示数码管的驱动，及编码。 6.掌握扬声器的驱动。 7.LED灯的花样显示。 8.掌握CPLD技术的层次化设计方法 三.实验方案： 数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA 课程设计指导书，现有以下方案： 1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码
输出口，扫描用于显示的六个数码管的输出口。 2.底层文件分为： （1）时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。 （2）显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。 （3）报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。 （4）采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比较适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描,LED数码管价格适中,对于显示数字最合适,但无法显示图形文字，在显示星期是也只能用数字表示，而且采用动态扫描法与单片机连接时,在编程时比较复杂。所以也不采用了LED数码管作为显示。采用LCD液晶显示屏,液晶显示屏的显示功能强大,可显示文字,图形,显示多样,清晰可见,所以在此设计中采用LCD液晶显示屏。 四．实验原理： 1. 实验主控系统原理图： 模块设计原理图：