南京信息职业技术学院
电子产品设计报告
作者 **** 学号 **** 系部电子信息学院
专业电子信息工程技术
题目数字频率合成器的设计
指导教师
完成时间： 2013 年 6月 25日
电子产品设计报告摘要
题目:数字频率合成器的设计
摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法。如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了基于VHDL语言设计了一个简单的数字频率计的过程
关键词：频率合成器锁相式频率合成器振荡器分频
引言
随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的
方向发展。推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，直到生成器件。上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）。这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路，即要用所谓硬件描述语言来描述硬件电路。所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。硬件描述语言的发展至今已有几十年的历史，并已成功地应用到系统的仿真、验证和设计综合等方面。到本世纪80年代后期，已出现了上百种的硬件描述语言，它们对设计自动化起到了促进和推动作用。但是，它们大多各自针对特定设计领域，没有统一的标准，从而使一般用户难以使用。广大用户所期盼的是一种面向设计的多层次、多领域且得到一致认同的标准的硬件描述语言。80年代后期由美国国防部开发的VHDL语言（VHSIC Hardware Description Language）恰好满足了上述这样的要求，并在1987年12月由IEEE标准化（定为IEEE std 1076--1987标准，1993年进一步修订，被定为ANSI/IEEE std 1076--1993标准）。它的出现为电子设计自动化（EDA）的普及和推广奠定了坚实的基础。据1991年有关统计表明，VHDL 语言业已被广大设计者所接受。另外，众多的CAD厂商也纷纷使自己新开发的电子设计软件与VHDL语言兼容。由此可见，使用VHDL语言来设计数字系统是电子设计技术的大势所趋。
1. 数字频率合成器的设计
1.1数字频率合成技术简介
随着通信、数字电视、卫星定位、航空航天和遥控遥测技术的不断发展,
对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求越来越
高。频率合成的方法主要有三种：直接合成模拟式频率合成、直接数字频率
合成和锁相频率合成。通过对频率进行加、减、乘、除运算, 可从一个高
稳定度和高准确度的标准频率源, 产生大量的具有同一稳定度和准确度的
不同频率。频率合成器的技术复杂度很高, 经过了直接合成模拟式频率综合
器、锁相式频率综合器、直接数字式频率综合器（DDS）三个发展阶段。
直接合成模拟式频率合成器是通过倍频器、分频器、混频器, 对频率进行加、减、乘、除运算, 得到各种所需频率。直接合成法的优点是频率转换时间短,并能产生任意小的频率增量。但用这种方法合成的频率范围将受到限制。更重要的是, 直接合成模拟式频率合成器不能实现单片集成, 而且输出端的谐波、噪声及寄生频率难以抑制。因此, 直接合成模拟式频率综合器已逐渐被锁相式频率综合器、直接数字式频率综合器取代。使用PLL技术实现的锁相式频率合成器在性能上较之RC、LC振荡源有很大提高, 但外围电路仍然较复杂, 且容易受外界干扰, 分辨率难以提高,其它指标也不理想。DDS技术是从相位概念出发直接合成所需波形的一种新的频率合成技术, 具有频率分辨率高、频率变换速度快、相位可连续线性变化等优点, 在基于数字信号处理的现代通信频率控制中已被广泛采用。
1.2数字频率合成技术发展概况
1971年，美国学者提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理，称之为直接数字频率合成器(DDS)。这是频率合成技术的一次重大革命，但限于当时微电子技术和数字信号处理技术的限制，DDS并没有得到足够的重视。随着现代超大规模集成电路集成工艺的高速发展，使得数字频率合成技术得到了质的飞跃，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面，已远远超过了传统频率合成技术所能达到的水平。但是由于DDS数字化实现的固有特点，决定了其输出频谱杂散较大，从20世纪80年代末开始通过深入的研究认识了DDS杂散成因及其分布规律后，对DDS相位累加器进行了改进，ROM数据进行了压缩，使用了抖动注入技术，以及对DDS工艺结构和系统结构进行了改进。但工艺的完善并没有彻底解决DDS中DAC的瞬态毛刺和非线性这些固有缺陷，而这些问题还会随着温度变化和电路工艺引入的数字噪声等发生随机变化，它们所带来的输出信号频谱质量劣化很难改善。近几年来，随着DDS技术的不断完善和发展，其输出频率、杂散、相位噪声、功耗、集成化等各项性能指标较早期产品已有大大提高，出现了一系列的优1.3频率合成器的设计任务
利用锁相环和中小规模集成电路设计并制作一个数字频率合成器，设计要求如下：
1)设计指标：
（1）要求频率合成器输出的频率范围 ； （2）频率间隔为；
（3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于；
（4）数字显示输出频率；
（5）频率调节采用计数方式，电路设计中要求有消抖动设计。 2)设计要求：
（1）要求设计出数字锁相式频率合成器的电路。
（2）数字锁相式频率合成器的各部分参数计算和器件选择。 （3）数字锁相式频率合成器的仿真与调试。 3)制作要求：
自行装配和调试，并能发现问题解决问题。测试主要参数：包括晶体振荡器输出频率；1/M 分频器输出频率；1/N 可编程分频器的测试；锁相环的捕捉带和同步带测试 2 数字频率合成器的组成 2.1 直接式频率合成器
典型的直接式频率合成器组成框图如图4-1所示。它由参考振荡器、参考分频器、鉴相器（PD ）、环路滤波器（LF ）、压控振荡器（VCO ）和可编程分频器等部分组成。
o
f PD
LF
VCO
R
f N
f
o
f 参 考振荡器参考分频器（÷R ）
可变分频器（÷N ）
频率控制编码
2.2 吞脉冲式频率合成器
吞脉冲式频率合成器也称变模分频频率合成器。在直接式频率合成器中，VCO 的输出频率是直接加在可编程分频器上的。目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。若以减小参考频率 的办法来维持原来的频率分辨力，这又将造成转换时间的加长。最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器，也称吞脉冲技术。它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分频器要快得多。 吞脉冲式频率合成器组成框图如图4-2所示。
3 锁相环路的工作原理
锁相环（PLL ）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。 3.1 锁相环路的组成
锁相环路的基本组成框图如图4-3所示。它由鉴相器（PD ）、环路滤波器（LF ）和压控振荡器（VCO ）三部分组成。其中，PD 和LF 构成反馈控制器，而VCO 就是它的控制对象。
o
f
PD
LF
VCO
R f
N
f
01
N-1
1
N-1
MC
参 考振 荡 器参考分频器（÷R ）
模式控制逻 辑
前置分频双 模（÷P/P+1）
N 计 数 器
A 计 数 器
（吞食计数器）
（频率控制编码）
31.1 鉴相器（PD ）
鉴相器的组成框图如图4-4所示，它是一个相位比较装置。它把输入信号和压控振荡器的输出信号的相位进行比较，产生对应于两信号相位差的误差电压。 3.1.2 压控振荡器（VCO ）
压控振荡器是振荡频率 受控制电压 控制的振荡器。实际上是一种电压-频率变换器。可以通过改变控制电压 来改变压控振荡器的频率。压控振荡器频率 随控制电压 变化的曲线称为压控特性曲线。压控特性曲线一般为非线性，如图4-9所示。
3.2 锁相环路的基本特性
（1）捕捉与锁定特性
若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。 （2）自动跟踪特性
若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO 输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO 相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。
ωr
u C
ωv
( ) u t i PD
LF
V C O
( )
u t d ( )
u t c ( )
u t o ( )ωi
( )ωo
（3）锁相环路的捕捉带与同步带
环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作ΔfP 。 环路所能跟踪的最大频率范围称同步带，记作ΔfH 。 当?f 0＞?f P 时，环路将不能锁定。 当?f 0＞?f H 时，环路将不能跟踪。 一般有?f H ＞?f P 。
4 常用集成锁相环路CD4046简介
CD4046是通用的CMOS 锁相环集成电路，其特点是电源电压范围宽（为3V －18V ），输入阻抗高(约100M Ω)，动态功耗小，在中心频率f0为10kHz 下功耗仅为600μW ，属微功耗器件。
CD4046是带有RC 型VCO 的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO ）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO ，两个工作方式不同的鉴相器PDI 和PDII ，A1为PDI 和PDII 的公用输入基准信号放大器，源跟随器A2与VCO 输入端相连是专门作FM 解调输出之用的，此外还有一个6V 左右的齐纳稳压管。 CD4046的内部功能框图
D D
( )Te xt
A 1
V CO
A 2
PDII
PDI
14
4
16
10
3
25
9
61112
78
15
V t
f i
u v u i 1
13
3
R 4
R 2
R 1
R 5
R C
C ( )f v
各引脚功能如下：
1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM 解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。 4.1 鉴相器PDI 和PDII
CD4046芯片内的鉴相器PDI 是一个数字逻辑异或门，由于CMOS 门输出电平在0～VDD 之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII 是一个由边沿控制的数字比相器和互补CMOS 输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui 和uv 的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。
PDII 的工作过程可用图4-12所示波形图来表示。14脚ui 信号出现上跳变时，13脚也上跳输出高电平，3脚uv 信号出现上跳变时，13脚下跳输出低电平；ui 、uv 同时触发时，13脚呈现高阻状态。因此，PDII 可以使uv 和ui 严格同步，它常被应用在锁相频率合成器中。采用PDII 的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。
4.2 压控振荡器VCO
CD4046内部的VCO 是一个电流控制型振荡器，其振荡频率与控制电压
( )f i
u i
( )
f v u v
U d
超前u v u i 滞后u v u i 与u v u i 同步
v